EDA設(shè)計(jì)流程及其工具概述

1、1第第2 2章章 EDAEDA設(shè)計(jì)流程及其工具設(shè)計(jì)流程及其工具1 1：FPGA/CPLDFPGA/CPLD設(shè)計(jì)流程設(shè)計(jì)流程2 2：ASICASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程3 3：常用常用EDAEDA工具工具4 4：IPIP核核22.1 FPGA/CPLD 2.1 FPGA/CPLD 設(shè)計(jì)流程設(shè)計(jì)流程 FPGAFPGA：現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列 CPLDCPLD：復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件一、這一、這2 2種器件的一般開發(fā)流程為：種器件的一般開發(fā)流程為：(One Time Programming)功能功能仿真仿真原理圖原理圖/HDL文本編輯文本編輯綜合綜合FPGA/CPLD適配

2、FPGA/CPLD編程下載邏輯綜合器邏輯綜合器結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器1.功能仿真功能仿真2.時(shí)序仿真時(shí)序仿真時(shí)序與功能時(shí)序與功能門級(jí)仿真門級(jí)仿真FPGA/CPLD 器件和電路系統(tǒng)器件和電路系統(tǒng)1.isp方式下載方式下載2.JTAG方式下載方式下載3.針對(duì)針對(duì)SRAM結(jié)構(gòu)的配置結(jié)構(gòu)的配置4.OTP器件編輯器件編輯32.1.1 設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖HDL文本編輯文本編輯)1. 1. 圖形輸入圖形輸入 圖形輸入圖形輸入 原理圖輸入原理圖輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入41 1、設(shè)計(jì)輸入（原理圖、設(shè)計(jì)輸入（原理圖/HDL/HDL文本編輯）文本編輯） 將需設(shè)計(jì)的電子系統(tǒng)的功能和結(jié)

3、構(gòu)以圖形或文本方式表將需設(shè)計(jì)的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達(dá)。達(dá)。1 1） 圖形輸入圖形輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入原理圖方式應(yīng)用最為廣泛原理圖方式應(yīng)用最為廣泛, ,原理圖輸入對(duì)原理圖進(jìn)行功能原理圖輸入對(duì)原理圖進(jìn)行功能驗(yàn)證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。驗(yàn)證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。但此方法一般僅實(shí)用于小電路。對(duì)于稍大的電路，其但此方法一般僅實(shí)用于小電路。對(duì)于稍大的電路，其可讀可讀性、可移植性差性、可移植性差。波形圖主要應(yīng)用于仿真功能測(cè)試時(shí)產(chǎn)生某種測(cè)試信號(hào)波形圖主要應(yīng)用于仿真功能測(cè)試時(shí)產(chǎn)生某種測(cè)試信號(hào); ;狀態(tài)圖常用于建模中。狀態(tài)

4、圖常用于建模中。2 2） HDLHDL文本輸入文本輸入：目前主流輸入方式，是最有效的方式，：目前主流輸入方式，是最有效的方式，其其可讀性、可移植性好、便于存檔可讀性、可移植性好、便于存檔。52 綜合綜合 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDAEDA平臺(tái)上編輯平臺(tái)上編輯輸入的輸入的HDLHDL文本、原理圖或狀態(tài)圖形描述，依據(jù)文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作層的電路描述網(wǎng)

5、表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái)，成為相應(yīng)互的映射關(guān)系。文件的方式對(duì)應(yīng)起來(lái)，成為相應(yīng)互的映射關(guān)系。6綜合綜合l 將前面輸入的原理圖、將前面輸入的原理圖、HDLHDL語(yǔ)言描述轉(zhuǎn)化為電路實(shí)現(xiàn)的語(yǔ)言描述轉(zhuǎn)化為電路實(shí)現(xiàn)的門級(jí)網(wǎng)表的過(guò)程；門級(jí)網(wǎng)表的過(guò)程；l 是從抽象到具體實(shí)現(xiàn)的關(guān)鍵步驟；是從抽象到具體實(shí)現(xiàn)的關(guān)鍵步驟；l 綜合的結(jié)果不是唯一的；綜合的結(jié)果不是唯一的；l 為達(dá)到性能要求，往往對(duì)綜合加以約束。為達(dá)到性能要求，往往對(duì)

6、綜合加以約束。7VHDL綜合器運(yùn)行流程綜合器運(yùn)行流程8、約束條件： 在邏輯綜合過(guò)程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應(yīng)的約束條件以實(shí)現(xiàn)對(duì)設(shè)計(jì)實(shí)體的控制。 如： 面積、 速度、功耗、可測(cè)性。、工藝庫(kù)： 工藝庫(kù)將提供綜合工具所需要的全部半導(dǎo)體工藝信息。即工藝庫(kù)不僅含有ASIC單元的邏輯功能、單元面積、輸入到輸出的定時(shí)關(guān)系、輸出的扇出限制和對(duì)單元所需的定時(shí)檢查。9、邏輯綜合3步曲： 邏輯綜合工具將RTL級(jí)描述轉(zhuǎn)換為門級(jí)描述一般有3步： 1）. 將RTL描述（VHDL程序）轉(zhuǎn)換為未優(yōu)化的門級(jí)布爾描述（布爾邏輯方程的形式）這一步稱為“展平” 。 2）. 執(zhí)行優(yōu)化算法，化簡(jiǎn)布爾方程，這一步稱為“優(yōu)

7、化” 。 3）. 按半導(dǎo)體工藝要求，采用相應(yīng)的工藝庫(kù)，把優(yōu)化的布爾描述映射成實(shí)際的邏輯電路（邏輯實(shí)現(xiàn)）10. 門級(jí)映射網(wǎng)表： 過(guò)程：取出優(yōu)化后的布爾描述，并利用工藝庫(kù)中得到的邏輯和定時(shí)上的信息去做網(wǎng)表，網(wǎng)表是對(duì)用戶所描述的面積和速度指標(biāo)的一種體現(xiàn)形式。工藝庫(kù)中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權(quán)衡。113、 適配適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如件，如JEDECJEDEC、JamJam格式的文件。適

8、配所選定的目標(biāo)器件格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD(FPGA/CPLD芯片芯片) )必須屬于原綜合器指定的目標(biāo)器件系列。必須屬于原綜合器指定的目標(biāo)器件系列。 邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編

9、程的文件。生可用于編程的文件。124 4、行為仿真、功能仿真、時(shí)序仿真、行為仿真、功能仿真、時(shí)序仿真 仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)EDAEDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。1 1）行為仿真：）行為仿真： 此時(shí)的仿真只是根據(jù)此時(shí)的仿真只是根據(jù)VHDLVHDL的語(yǔ)義進(jìn)行的，與具體電路的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。沒(méi)有關(guān)系。2）功能仿真：）功能仿真： 直接對(duì)直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要

10、進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性，如求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性，如延時(shí)特性。延時(shí)特性。133）時(shí)序仿真：）時(shí)序仿真： 接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，仿真精度高。器件硬件特性參數(shù)，仿真精度高。145 5、編程下載、編程下載 將適配后的下載文件，通過(guò)通信電纜或?qū)Ｓ镁幊唐鲗懼翆⑦m配后的下載文件，通過(guò)通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標(biāo)器件的過(guò)程。相應(yīng)目標(biāo)器件的過(guò)程。FPGA與與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法

11、的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法為：為： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，它所產(chǎn)生的是熔絲圖文件，它所產(chǎn)生的是熔絲圖文件即即JEDEC文件（簡(jiǎn)稱文件（簡(jiǎn)稱JED文件）。如文件）。如Lattice的的ispLSI系列、系列、Xilinx的的XC9500系列、系列、Altera的的MAX7000S系列和系列和Lattice(原原Vantis)的的Mach系列等。系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文，它所產(chǎn)生的是位流數(shù)據(jù)文件。如件。

12、如Xilinx的的SPARTAN系列、系列、Altera的的FLEX10K或或ACEX1K系列等。系列等。15 器件編程需要滿足一定的條件，器件編程需要滿足一定的條件， 如編程電壓、如編程電壓、 編程時(shí)序和編程算法等。編程時(shí)序和編程算法等。 普通的普通的EPLD/CPLD器件和器件和一次性編程的一次性編程的FPGA需要專用的編程器完成器件的編需要專用的編程器完成器件的編程工作。程工作。 基于基于SRAM的的FPGA可以由可以由EPROM或其它存或其它存儲(chǔ)體進(jìn)行配置。儲(chǔ)體進(jìn)行配置。 在線可編程的在線可編程的PLD器件不需要專門的器件不需要專門的編程器，編程器， 只要一根編程下載電纜就可以了。只要

13、一根編程下載電纜就可以了。 166、硬件測(cè)試、硬件測(cè)試 將含有載入了設(shè)計(jì)的將含有載入了設(shè)計(jì)的FPGA或或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況。測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況。17實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)18 九十年代以來(lái)，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小于0.5微米)，進(jìn)而進(jìn)入到超深亞微米(小于0.25微米)。其主要特點(diǎn)： 特征尺寸越來(lái)越小 芯片尺寸越來(lái)越大 單片上的晶體管數(shù)越來(lái)越多 時(shí)鐘速度越來(lái)越快 電源電壓越來(lái)越低 布線層數(shù)越來(lái)越多 I/O引線越來(lái)越多一、集成電路工藝的

14、發(fā)展特點(diǎn)和規(guī)律一、集成電路工藝的發(fā)展特點(diǎn)和規(guī)律2.2 ASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程19年份 1997 1999 2001 2003 2006 2009 2012最小線寬 0.25 0.18 0.15 0.13 0.10 0.07 0.01 (m）DRAM容量 256M 1G 1G4G 4G 16G 64G 256G每片晶體管數(shù) 11 21 40 76 200 520 1400 （M） 芯片尺寸 300 440 385 430 520 620 750(平方毫米） 頻率 (兆赫） 750 1200 1400 1600 2000 2500 3000金屬化層層數(shù) 6 6-7 7 7 7-8 8-9

15、 9最低供電電壓 1.8-2.5 1.5-1.8 1.2-1.5 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 （v） 最大晶圓直徑 200 300 300 300 300 450 450 （mm）發(fā)展規(guī)劃代次的指標(biāo)發(fā)展規(guī)劃代次的指標(biāo)20 1、集成電路發(fā)展的方向 1）在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路。 2）迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)、和測(cè)試技術(shù)等發(fā)展各種專用集成電路（ASIC）。二、 IC發(fā)展方向與我國(guó)IC的發(fā)展情況 從另一個(gè)角度來(lái)說(shuō)，進(jìn)入90年代以來(lái)，電子信息類產(chǎn)品的開發(fā)明顯地出現(xiàn)了兩個(gè)特點(diǎn)： 1、開發(fā)產(chǎn)品的復(fù)雜程

16、度加深，出現(xiàn)SOC； 2、開發(fā)產(chǎn)品的上市時(shí)限緊迫。 212、我國(guó)集成電路的發(fā)展現(xiàn)狀2002年中國(guó)信息技術(shù)趨勢(shì)大會(huì)上專家指出的IC技術(shù)是IT領(lǐng)域熱點(diǎn)技術(shù)之一；IC是整個(gè)電子信息產(chǎn)業(yè)乃至國(guó)民經(jīng)濟(jì)的基礎(chǔ)。 目前我國(guó)的半導(dǎo)體集成電路生產(chǎn)分為三大類：IC設(shè)計(jì)公司（Fabless，無(wú)生產(chǎn)線 ） 國(guó)內(nèi)半導(dǎo)體芯片廠家的主流產(chǎn)品是5至6英寸硅片，大約占總量的三分之二強(qiáng)。隨著上海華虹NEC公司8英寸生產(chǎn)線的投產(chǎn)，6至8英寸硅片的需求量將上升。芯片加工廠（Foundry） 我國(guó)集成電路芯片制造業(yè)現(xiàn)己相對(duì)集中,主要分布在上海、北京、江蘇、浙江等省市。 后工序（測(cè)試、封裝、設(shè)備）其中IC設(shè)計(jì)以人為主，腦力密集型，屬高回

17、報(bào)產(chǎn)業(yè)。22 3、我國(guó)集成電路生產(chǎn)能力方面： 93年生產(chǎn)的集成電路為1.78億塊，占世界總產(chǎn)量的0.4%，相當(dāng)于美國(guó)1969年的水平，日本1971年的水平。 96年為7.09億塊，而1996年國(guó)內(nèi)集成電路市場(chǎng)總用量為67.8億塊,國(guó)內(nèi)市場(chǎng)占有率僅為10。 99年為23億塊,銷售額70多億元，國(guó)內(nèi)市場(chǎng)占有率不足20，絕大部分依靠進(jìn)口。 2000年需求量為180億塊，預(yù)計(jì)可生產(chǎn)32億塊。 總之，我國(guó)集成電路產(chǎn)業(yè)的總體發(fā)展水平還很低，與國(guó)外相比大約落后15年。但是，目前已具備0.25微米芯片設(shè)計(jì)開發(fā)和0.18微米芯片規(guī)模生產(chǎn)能力，以“方舟”、“龍芯”為代表的高性能CPU芯片開發(fā)成功，標(biāo)志著我國(guó)已掌握

18、產(chǎn)業(yè)發(fā)展的部分重大核心技術(shù)。23三、三、IC分類分類（一）按功能結(jié)構(gòu)分類（一）按功能結(jié)構(gòu)分類集成電路按其功能、結(jié)構(gòu)的不同，可以分為模擬集成電路數(shù)字集成電路和數(shù)/模混合集成電路三大 模擬集成電路又稱線性電路用來(lái)產(chǎn)生、放大和處理各種模擬信號(hào)（指幅度隨時(shí)間變化的信號(hào)。例如半導(dǎo)體收音機(jī)的音頻信號(hào)錄放機(jī)的磁帶信號(hào)等），其輸入信號(hào)和輸出信號(hào)成比例關(guān)系。 數(shù)字集成電路用來(lái)產(chǎn)生、放大和處理各種數(shù)字信號(hào)（指在時(shí)間上和幅度上離散取值的信號(hào)。例如3G手機(jī)、數(shù)碼相機(jī)、電腦CPU、數(shù)字電視的邏輯控制和重放的音頻信號(hào)和視頻信號(hào)） 24（二）按制作工藝分類（二）按制作工藝分類集成電路按制作工藝可分為半導(dǎo)體集成電路和膜集成電

19、路。 膜集成電路又分類厚膜集成電路和薄膜集成電路。 （三）按集成度高低分類（三）按集成度高低分類集成電路按集成度高低的不同可分為 SSI 小規(guī)模集成電路(Small Scale Integrated circuits) MSI 中規(guī)模集成電路(Medium Scale Integrated circuits) LSI 大規(guī)模集成電路(Large Scale Integrated circuits) VLSI 超大規(guī)模集成電路(Very Large Scale Integrated circuits) ULSI 特大規(guī)模集成電路(Ultra Large Scale Integrated circ

20、uits) GSI 巨大規(guī)模集成電路也被稱作極大規(guī)模集成電路或超特大規(guī)模集成電路(Giga Scale Integration)。 25（四）按導(dǎo)電類型不同分類（四）按導(dǎo)電類型不同分類 集成電路按導(dǎo)電類型可分為雙極型集成電路和單極型集成電路,他們都是數(shù)字集成電路. 雙極型集成電路的制作工藝復(fù)雜，功耗較大，代表集成電路有TTL、ECL、HTL、LST-TL、STTL等類型。單極型集成電路的制作工藝簡(jiǎn)單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有CMOS、NMOS、PMOS等類型。 （五）按用途分類（五）按用途分類集成電路按用途可分為電視機(jī)用集成電路、音響用集成電路、影碟機(jī)用集成電路、錄像

21、機(jī)用集成電路等。26（六）按應(yīng)用領(lǐng)域分（六）按應(yīng)用領(lǐng)域分集成電路按應(yīng)用領(lǐng)域可分為標(biāo)準(zhǔn)通用集成電路和專用集成電路。 (七七)按外形分按外形分 集成電路按外形可分為圓形(金屬外殼晶體管封裝型，一般適合用于大功率)、扁平型(穩(wěn)定性好,體積小)和雙列直插型 。272.2.1 ASIC設(shè)計(jì)方法設(shè)計(jì)方法 按版圖結(jié)構(gòu)及制造方法分，有半定制按版圖結(jié)構(gòu)及制造方法分，有半定制(Semi-custom)(Semi-custom)和全和全定制定制(Full-custom)(Full-custom)兩種實(shí)現(xiàn)方法。兩種實(shí)現(xiàn)方法。 全定制方法全定制方法 是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。 半定制法半定制法 是一

22、種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。ASIC設(shè)計(jì)方法設(shè)計(jì)方法全定制法全定制法半定制法半定制法門陣列法門陣列法標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法可編程邏輯器件法可編程邏輯器件法282.2.2 一般一般ASIC設(shè)計(jì)的流程設(shè)計(jì)的流程系統(tǒng)規(guī)格說(shuō)明系統(tǒng)規(guī)格說(shuō)明系系 統(tǒng)統(tǒng) 劃劃 分分邏輯設(shè)計(jì)與綜合邏輯設(shè)計(jì)與綜合綜合后仿真綜合后仿真芯芯 片片 測(cè)測(cè) 試試版版 圖圖 設(shè)設(shè) 計(jì)計(jì)版版 圖圖 驗(yàn)驗(yàn) 證證參數(shù)提取與后仿真參數(shù)提取與后仿真制版、流片制版、流片29 SOC: (System on a chip) ICIC的的速速度度很很高高、功功耗耗很很小小，但但由由于于的的速速度度很

23、很高高、功功耗耗很很小小，但但由由于于PCBPCB板板中中的的連連線線延延時(shí)時(shí)、噪噪聲聲、可可靠靠板板中中的的連連線線延延時(shí)時(shí)、噪噪聲聲、可可靠靠性性以以及及重重量量等等因因素素的的限限制制，已已無(wú)無(wú)法法性性以以及及重重量量等等因因素素的的限限制制，已已無(wú)無(wú)法法滿滿足足性性能能日日益益提提高高的的整整機(jī)機(jī)系系統(tǒng)統(tǒng)的的要要求求滿滿足足性性能能日日益益提提高高的的整整機(jī)機(jī)系系統(tǒng)統(tǒng)的的要要求求ICIC設(shè)設(shè)計(jì)計(jì)與與制制造造技技術(shù)術(shù)水水平平的的提提高高，設(shè)設(shè)計(jì)計(jì)與與制制造造技技術(shù)術(shù)水水平平的的提提高高，ICIC規(guī)規(guī)模模越越來(lái)來(lái)越越大大，已已可可以以在在一一個(gè)個(gè)規(guī)規(guī)模模越越來(lái)來(lái)越越大大，已已可可以以在在一

24、一個(gè)個(gè)芯芯片片上上集集成成芯芯片片上上集集成成10108 810109 9個(gè)個(gè)晶晶體體管管個(gè)個(gè)晶晶體體管管分分立立元元件件集集成成電電路路I C系系 統(tǒng)統(tǒng) 芯芯 片片System On A Chip(簡(jiǎn)簡(jiǎn)稱稱SOC)將將整整個(gè)個(gè)系系統(tǒng)統(tǒng)集集成成在在一一個(gè)個(gè)微微電電子子芯芯片片上上在在需需求求牽牽引引和和技技術(shù)術(shù)推推動(dòng)動(dòng)的的雙雙重重作作用用下下集集成成電電路路走走向向系系統(tǒng)統(tǒng)芯芯片片30北京海爾集成電路設(shè)計(jì)有限公司北京海爾集成電路設(shè)計(jì)有限公司 31一、SOCSOC（System on Chip,System on Chip,片上系統(tǒng)片上系統(tǒng)）技術(shù)）技術(shù)1、SOC技術(shù)的開發(fā)與應(yīng)用 SOC的工作開始

25、于20世紀(jì)90年代,雖然對(duì)SOC至今尚無(wú)非常明確的定義，但一般認(rèn)為，采用深亞微米（DSM）工藝技術(shù)，IP核的復(fù)用和軟硬件協(xié)同設(shè)計(jì)是SOC的三大技術(shù)特征。ASIC設(shè)計(jì)的熱點(diǎn)和趨勢(shì)設(shè)計(jì)的熱點(diǎn)和趨勢(shì)322、SOC的產(chǎn)生和發(fā)展有三個(gè)方面的原因首先是微電子加工技術(shù)的發(fā)展，已經(jīng)使得在單個(gè)芯片上制作電子系統(tǒng)所需要的幾乎所有元件有了可能。其次，幾十年來(lái)集成電路的設(shè)計(jì)能力的增長(zhǎng)滯后于工藝技術(shù)的發(fā)展，在深亞微米（DSM）階段變的更加突出，因而SOC設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生。第三，電子系統(tǒng)發(fā)展的需要，利用SOC可以大大減少所使用的元件數(shù)量，提高產(chǎn)品性能，降低能耗，縮小體積，降低成本，或者說(shuō)在相同的工藝技術(shù)條件下，可以實(shí)現(xiàn)更

26、高的性能指標(biāo)。33 按照1999年國(guó)際半導(dǎo)體技術(shù)發(fā)展指南(ITRS1999），目前組成SOC的模塊單元可以包括微處理器核，嵌入式SRAM、DRAM和FLASH單元以及某些特定的邏輯單元。 ITRS99認(rèn)為，開發(fā)SOC的根本目標(biāo)是提高性能和降低成本,另外，Soc開發(fā)的另一個(gè)重要的考慮是他的可編程特性（通過(guò)軟件、fpga,flash或其他手段來(lái)實(shí)現(xiàn)）。 342.3 常用常用EDA工具工具 本節(jié)主要介紹當(dāng)今廣泛使用的以開發(fā)本節(jié)主要介紹當(dāng)今廣泛使用的以開發(fā)FPGAFPGA和和CPLDCPLD為主的為主的EDAEDA工具，及部分關(guān)于工具，及部分關(guān)于ASICASIC設(shè)計(jì)的設(shè)計(jì)的EDAEDA工具。工具。 E

27、DAEDA工具大致可以分為如下工具大致可以分為如下5 5個(gè)模塊：個(gè)模塊：設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器仿真器仿真器HDL綜合器綜合器適配器適配器(或布局布線器或布局布線器)下載器下載器352.3.1 設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器通常專業(yè)的通常專業(yè)的EDAEDA工具供應(yīng)商或各可編程邏輯器件廠商都提供工具供應(yīng)商或各可編程邏輯器件廠商都提供EDAEDA開發(fā)工具，在這些開發(fā)工具，在這些EDAEDA開發(fā)工具中都含有設(shè)計(jì)輸入編輯器，開發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如如XilinxXilinx公司的公司的FoundationFoundation、ISEISE，AlteraAltera公司的公司的MAX+plu

28、sIIMAX+plusII、QUARTUSQUARTUS等。等。 一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和HDLHDL文本輸入。文本輸入。362.3.2 HDL綜合器綜合器 HDLHDL綜合器是一種用綜合器是一種用EDAEDA技術(shù)實(shí)施電路設(shè)計(jì)中完成電路化簡(jiǎn)、技術(shù)實(shí)施電路設(shè)計(jì)中完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟件，是將硬件描述語(yǔ)言轉(zhuǎn)算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟件，是將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具。化為硬件電路的重要工具。 HDLHDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：綜合器的輸出文件一般是網(wǎng)表文件，可以是： 用于電路設(shè)計(jì)數(shù)據(jù)交換和交流

29、的工業(yè)標(biāo)準(zhǔn)化格式的文件；用于電路設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件； 直接用硬件描述語(yǔ)言直接用硬件描述語(yǔ)言HDLHDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件；表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件； 對(duì)應(yīng)對(duì)應(yīng)FPGA/CPLDFPGA/CPLD器件廠商的網(wǎng)表文件。器件廠商的網(wǎng)表文件。 37性能良好的性能良好的FPGA/CPLD設(shè)計(jì)的設(shè)計(jì)的HDL綜合器有如下三種：綜合器有如下三種： Synopsys公司的公司的FPGA Compiler、FPGA Express綜合器。綜合器。 Synplicity公司的公司的Synplify Pro綜合器。綜合器。 Mentor子公司子公司Exemplar Logic的的Leona

30、rdoSpectrum綜合器。綜合器。綜合器的使用也有兩種模式：綜合器的使用也有兩種模式：圖形模式和命令行模式圖形模式和命令行模式(Shell模式模式)。382.3.3 仿真器仿真器 按處理的硬件描述語(yǔ)言類型分，按處理的硬件描述語(yǔ)言類型分，HDL仿真器可分為：仿真器可分為：(1) VHDL仿真器。仿真器。(2) Verilog仿真器。仿真器。(3) Mixed HDL仿真器仿真器(混合混合HDL仿真器，同時(shí)處理仿真器，同時(shí)處理Verilog與與VHDL)。 (4) 其他其他HDL仿真器仿真器(針對(duì)其他針對(duì)其他HDL語(yǔ)言的仿真語(yǔ)言的仿真)。常用的仿真器有：常用的仿真器有：Model Techno

31、logyModel Technology公司的公司的ModelsimModelsimCadenceCadence公司的公司的VerilogVerilog-XL-XL和和NC-NC-SimSimAldecAldec公司的公司的Active HDLActive HDLSynopsysSynopsys公司的公司的VCSVCS等。等。 39 按仿真的電路描述級(jí)別的不同，按仿真的電路描述級(jí)別的不同，HDL仿真器可以單獨(dú)或綜仿真器可以單獨(dú)或綜合完成以下各仿真步驟：合完成以下各仿真步驟： (1) 系統(tǒng)級(jí)仿真。系統(tǒng)級(jí)仿真。 (2) 行為級(jí)仿真。行為級(jí)仿真。 (3) RTL級(jí)仿真級(jí)仿真(功能級(jí)）。功能級(jí)）。 (

32、4) 門級(jí)時(shí)序仿真。門級(jí)時(shí)序仿真。402.3.4 2.3.4 適配適配器（布局布線器）器（布局布線器） 完成目標(biāo)系統(tǒng)在器件上的布局布線，通常由廠商提供的完成目標(biāo)系統(tǒng)在器件上的布局布線，通常由廠商提供的專門針對(duì)器件的軟件來(lái)完成。專門針對(duì)器件的軟件來(lái)完成。 適配器最后輸出的是廠商自定義的下載文件，包括：適配器最后輸出的是廠商自定義的下載文件，包括： 時(shí)序仿真文件時(shí)序仿真文件 適配技術(shù)報(bào)告文件適配技術(shù)報(bào)告文件 面向第三方面向第三方EDAEDA工具的輸出文件工具的輸出文件 編程下載文件編程下載文件412.3.5 2.3.5 下載下載器（編程器）器（編程器） 將設(shè)計(jì)下載到對(duì)應(yīng)器件，實(shí)現(xiàn)硬件設(shè)計(jì)。一般由廠商提將設(shè)計(jì)下載到對(duì)應(yīng)器件，實(shí)現(xiàn)硬件設(shè)計(jì)。一般由廠商提供的專門針對(duì)器件的下載軟件和下載電纜線完成。供的專門針對(duì)器件的下載軟件和下載電纜線完成。42l具有知識(shí)產(chǎn)權(quán)具有知識(shí)產(chǎn)權(quán)的的IPIP模塊的使用是現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)最有效方法模塊的使用是現(xiàn)代數(shù)