SARADC設(shè)計(jì)和進(jìn)展PPT課件

1、SARADC設(shè)計(jì)和進(jìn)展陸衛(wèi)國2008.04.30內(nèi)容 SARADC設(shè)計(jì)指標(biāo) 主要結(jié)構(gòu) 工作時(shí)序 設(shè)計(jì)難點(diǎn) 目前進(jìn)度SARADC設(shè)計(jì)指標(biāo) Process : chartered 0.35um dual gate salicide analog process Single powersupply 3.3V Offset error 4LSB Input voltage 0.65V2.65V Resolution 10bit INL 0.5LSB DNL 0.5LSB Sample rate 3M SINAD 62dBSARADC工作原理l主要由采樣保持,逐次逼近寄存器, D/A轉(zhuǎn)換器, 比較器組

2、成.l以數(shù)字代碼, 采用誤差技術(shù)對(duì)輸入的模擬信號(hào)進(jìn)行逼近,對(duì)所有可能的量化水平進(jìn)行二分檢索, 直到得到最終的數(shù)字輸出.lN位寄存器控制轉(zhuǎn)換的時(shí)序, Vin經(jīng)過采樣后與DAC的輸出做比較, 比較器的輸出控制二分檢索的方向, SAR的輸出就是轉(zhuǎn)換得到的數(shù)字碼.SARADC原理框圖結(jié)構(gòu)模塊-S/H模塊S/H示意圖l跟隨器緩沖輸入l兩路開關(guān)電容形式的增益放大模塊, 對(duì)輸入信號(hào)進(jìn)行采樣保持, 并分別放大0.5倍,1倍, 實(shí)現(xiàn)從單端到差分的轉(zhuǎn)換, 以適應(yīng)后續(xù)電路的需要l基準(zhǔn)源采用簡單的結(jié)構(gòu)以降低面積和功耗基準(zhǔn)源示意圖結(jié)構(gòu)模塊- DAC模塊工作過程: 取樣期, 預(yù)分布, 保持取樣期: 在控制邏輯電路控制下,

3、所有電容頂板接地, 底板接模擬輸入, 輸入電壓存儲(chǔ)在電容上預(yù)分布: 所有電容底板接地, 頂板與地?cái)嚅_, 電容上電荷保持再分布階段:在控制電路控制下, 電容陣列的開關(guān)依次開關(guān),對(duì)輸入信 號(hào)從MSB到LSB依次檢索全差分結(jié)構(gòu)消除共模噪聲和電容非線性誤差電荷再分布ADC示意圖結(jié)構(gòu)模塊-comparator模塊比較器結(jié)構(gòu)示意圖l包括預(yù)放大級(jí)和快速鎖存比較器兩級(jí)l預(yù)放大器: 放大輸入信號(hào), 提高比較器精度, 隔離鎖存比較器feed-back noise對(duì)DAC部分開關(guān)電容陣列的影響l鎖存比較器: 包括跟蹤和鎖存階段,把預(yù)放輸出快速鎖存到邏輯電平l開關(guān)電容結(jié)構(gòu): 輸出失調(diào)電壓存儲(chǔ)技術(shù), 將預(yù)放輸出失調(diào)電壓

4、存儲(chǔ)到存儲(chǔ)電容上結(jié)構(gòu)模塊-digital模塊l包括控制邏輯,移位寄存器, SAR逐次逼近寄存器l實(shí)現(xiàn)對(duì)S/H模塊，DAC模塊，comparator模塊的時(shí)序控制數(shù)字部分時(shí)序示意圖工作時(shí)序ADC時(shí)序仿真圖l采樣時(shí)鐘320ns，系統(tǒng)時(shí)鐘20ns，一個(gè)采樣周期包含16個(gè)clk時(shí)鐘周期l5個(gè)clk時(shí)鐘采樣時(shí)間，輸入信號(hào)采樣到電容陣列l(wèi)11個(gè)clk的轉(zhuǎn)換時(shí)間，DAC模塊在數(shù)字部分控制下將輸出送到比較器進(jìn)行逐次比較工作時(shí)序采樣周期工作時(shí)序比較周期l邏輯延遲l跟蹤階段信號(hào)建立時(shí)間l鎖存時(shí)間l比較器輸出到數(shù)字模塊延遲比較周期仿真圖設(shè)計(jì)難點(diǎn)S/H模塊 HOLD階段需要在要求時(shí)間內(nèi)達(dá)到10bit精度要求 運(yùn)放的增

5、益需要增益誤差小于0.5LSB的需要 運(yùn)放帶寬需要滿足建立時(shí)間的要求 運(yùn)放噪聲要降到不至于影響精度的水平 開關(guān)尺寸的確定 電容大小的確定設(shè)計(jì)難點(diǎn)DAC模塊l 10bit位數(shù)多，線性的要求電容匹配很好，采用中間值電容匹配最好，但面積很大與采用1C電容匹配相比面積成指數(shù)增長l 如果采用中段衰減電容將顯著減少面積，但是匹配精度受影響（衰減電容值通常怪異）l 可能工藝無法提供仿真時(shí)采用的這么小值的電容將進(jìn)一步增大面積，而且大電容可能將影響速度（充電）l 需要特別考慮噪聲問題l 開關(guān)尺寸需要考慮導(dǎo)通電阻對(duì)建立時(shí)間的影響，并權(quán)衡寄生電容的影響設(shè)計(jì)難點(diǎn)comparator模塊 失調(diào)問題:采用全差分結(jié)構(gòu)消除系

6、統(tǒng)失調(diào)，版圖要求完全對(duì)稱以避免引入失調(diào) 預(yù)放大器的增益要滿足比較器精度的需要 預(yù)放大器的壓擺率達(dá)到比較器速度要求 預(yù)放大器的帶寬要滿足建立精度的需求 失調(diào)存儲(chǔ)電容的選定應(yīng)考慮預(yù)放大器壓擺率和快速鎖存比較器的輸入電容 快速鎖存比較器鎖存速度要滿足時(shí)序要求設(shè)計(jì)難點(diǎn)digital模塊 數(shù)字行為級(jí)文件的編寫，對(duì)其他三部分模塊的時(shí)序協(xié)調(diào) 數(shù)字后端的探索：從綜合到自動(dòng)布局布線，版圖驗(yàn)證，后仿真的實(shí)現(xiàn) Foundry提供的各種數(shù)字設(shè)計(jì)文件，標(biāo)準(zhǔn)單元等的學(xué)習(xí)和研究目前進(jìn)度S/H模塊l采用全差分結(jié)構(gòu)代替原有的單端到差分結(jié)構(gòu)，以滿足增益，帶寬，以及建立時(shí)間的要求，缺點(diǎn)是面積增大，功耗增大l采用bandgap基準(zhǔn)源

7、提供更好的溫度，電壓穩(wěn)定性典型兩級(jí)放大器折疊共源共柵運(yùn)放原理圖Bandgap版圖Corner分析，完全通過最慢建立時(shí)間30ns純SH模塊FFT分析：SFDR72.2dB（11.7bit），完全滿足10bit要求目前進(jìn)度DAC模塊電容版圖全層視圖開關(guān)電容版圖l完成開關(guān)電容版圖，線性度達(dá)到1LSBl信噪比達(dá)到60dBDAC模塊原理圖采用全差分結(jié)構(gòu)消除共模噪聲和電容非線性誤差目前進(jìn)度comparator模塊比較器原理圖比較器瞬態(tài)仿真圖l第一級(jí)低增益運(yùn)放設(shè)計(jì)為大的靜態(tài)電流以 降低總體熱噪聲l快速鎖存比較器通過正反饋實(shí)現(xiàn)高速度和高增益失調(diào)消除跟蹤鎖存目前進(jìn)度digital模塊 數(shù)字設(shè)計(jì)流程 行為級(jí)verilog設(shè)計(jì) vi 等編輯器verilog行為級(jí)仿真 modelsim,Verig-XL綜合到門級(jí)網(wǎng)表 Design Compiler布局布