基于HDL實現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計ppt課件

1、n整數(shù)型數(shù)據(jù)整數(shù)型數(shù)據(jù)n+/-n位寬：表示整數(shù)以二進制方式存在時的位數(shù)；位寬：表示整數(shù)以二進制方式存在時的位數(shù)；n進制符號：進制符號：B或或b表示二進制；表示二進制；o或或O表示八進制；表示八進制；d或或D表示十進制；表示十進制；h或或H表示十六進制。表示十六進制。n如：如：8b01010101n 4hEn 5D25n 6o70n書寫較長的數(shù)值運用下劃線，可以提高可讀性。書寫較長的數(shù)值運用下劃線，可以提高可讀性。n如：如：16b1100_0110_0000_1010nx或或z表示的寬度取決于所用進制。表示的寬度取決于所用進制。n如：如：8h1x/等價于等價于8b0001xxxxn 4bz/等價

2、于等價于4bzzzzn假設(shè)定義的位寬不實踐的位數(shù)要長，通常在數(shù)的左邊填假設(shè)定義的位寬不實踐的位數(shù)要長，通常在數(shù)的左邊填“0補位，假設(shè)數(shù)的最左邊一位位補位，假設(shè)數(shù)的最左邊一位位x,z，就相運用，就相運用x或或z在左邊補位。在左邊補位。n假設(shè)定義的位寬比實踐的位數(shù)小，那么將最左邊的為舍掉。假設(shè)定義的位寬比實踐的位數(shù)小，那么將最左邊的為舍掉。n實數(shù)型數(shù)據(jù)可以用十進制方式表示，但不能省實數(shù)型數(shù)據(jù)可以用十進制方式表示，但不能省略小數(shù)點后面的數(shù)字。略小數(shù)點后面的數(shù)字。n 實數(shù)實數(shù)10.0，不能寫成，不能寫成10n實數(shù)型數(shù)據(jù)可以用科學(xué)記數(shù)法表示實數(shù)型數(shù)據(jù)可以用科學(xué)記數(shù)法表示n 9.32e2表示十進制數(shù)表示十

3、進制數(shù)932n在Verilog中字符串是一個雙引號引出的字符序列。n字符串?dāng)?shù)據(jù)不能分成多行書寫nParameter型符號常量nParameter 參數(shù)名1=表達式，參數(shù)名2=表達式參數(shù)名n=表達式；nwire線網(wǎng)型線網(wǎng)型n wire線網(wǎng)型是最常用的數(shù)據(jù)類型，它相當(dāng)于組合邏線網(wǎng)型是最常用的數(shù)據(jù)類型，它相當(dāng)于組合邏輯電路中各種銜接線，其特點就是輸出值緊隨輸入變輯電路中各種銜接線，其特點就是輸出值緊隨輸入變化而變化，不能暫存。化而變化，不能暫存。n Verilog模塊中的輸入模塊中的輸入/輸出信號類型默許定義為輸出信號類型默許定義為wire型，模塊中援用實例元件輸出信號以及用型，模塊中援用實例元件輸

4、出信號以及用“assign語句賦值的變量，普通都定義為語句賦值的變量，普通都定義為wire型。型。n 定義一根單信號連線為定義一根單信號連線為wire型變量的格式：型變量的格式：n wire 信號名信號名1，信號，信號2，；n 定義定義n位總線為位總線為wire型變量的格式：型變量的格式：n wire n-1:0信號名信號名1，信號，信號2，；n 如：如：wire f;/定義一位數(shù)據(jù)定義一位數(shù)據(jù)f。n wire7:0 date/定義一個定義一個8位數(shù)據(jù)總線位數(shù)據(jù)總線date為為wire型。型。n1算術(shù)運算符 +、-、/、%n2關(guān)系運算符 n3等式運算符 (= 、!=)n4邏輯運算符 &

5、、|、！n5位運算符 、&、|n6縮位運算符 n7移位運算符 、大于=不大于（小于等于）小于=不小于（大于等于）位運算符號功能按位取反&按位與|按位或按位異或、按位同或等式運算符號功能=等于!=不等于=全等!=不全等等式運算符=與全等運算符=的區(qū)別：對于=，參與比較的兩個操作數(shù)必需逐位相等，其相等比較結(jié)果為1，假設(shè)某位為不定態(tài)和高阻值，其相等比較結(jié)果為不定態(tài)；而全等比較=，那么對于這些高阻和不定態(tài)也進展比較，兩個操作數(shù)完全一致其結(jié)果為1，否那么為0；如：A=8b1100010 x,B=8b1100010 x,那么A=B的運算結(jié)果為不定值x，而A=B的運算結(jié)果為1.縮位運算符號功

6、能&縮位與&縮位與非|縮位或|縮位或非縮位異或、縮位同或n移位運算符n左移 A A2n如：A=4b1101, A2 A=4b0011n位拼接運算符位拼接運算符“，將兩個或多個信號的某些位，將兩個或多個信號的某些位拼接起來。拼接起來。n信號信號1的某幾位，信號的某幾位，信號2的某幾位，的某幾位，1、新建工程FileNew Project mux2_1_ex12、設(shè)計輸入a、File New Design Files Verilog HDL File OKb、輸入程序代碼c、 File Save As mux2_1_ex1.vn/*2選1數(shù)據(jù)選擇器，方法一：采用構(gòu)造描畫法*/nmo

7、dule mux2_1_ex1(P0,P1,S,F);ninput P0,P1,S;noutput F;nwire not_s,andcntrl1,andcntrl2;nnot U1(not_s,s);nand U2(andcntrl1,P0,not_s),n U3(andcntrl2,P1,s);nor U4(F,andcntrl1,andcntrl2);nendmodulen/*2選1數(shù)據(jù)選擇器，方法三：采用行為描畫方式*/nmodule mux2_1_ex1(P0,P1,S,F);ninput P0,P1,S;noutput F;nreg F;nalways(P0 or P1 or S)nBeginn if(S=1b0) F=P0;n else F=P