PCIe的原理及體系架構(gòu)學(xué)習(xí)筆記

1、PCIe的原理及體系架構(gòu) 學(xué)習(xí)筆記10總線的三個(gè)階段：第一代并行 ISA、EISA、MC、VESA.總線名 參數(shù)名ISAEISAMCVESA數(shù)據(jù)寬度16bit32bit總線性能與 EISA相當(dāng)32bit數(shù)據(jù)速率5MBps33MBps132MBps頻率33MHz推出日期198419891992備注微通道總線第一個(gè)局部總線共同特點(diǎn)：信號(hào)的功能與時(shí)序與處理器引腳密切相關(guān)，幾乎是微處理器信號(hào)的延伸和擴(kuò)展，有些信號(hào)還與主板上的硬件資源有關(guān)系第二代并行 PCI、AGP、PCI-X總線 名 參數(shù)名PCIAGPPCI-X1.02.02.11.02.0數(shù)據(jù)寬度32bit64bit數(shù)據(jù)速率133MBps266MB

2、ps266/533MBps頻率33MHz66.6MHz66/133MHZ266/533MHz推出日期19921993199519992002備注圖形端口PCI總線是一個(gè)標(biāo)準(zhǔn)的、與處理器無(wú)關(guān)的局部外圍總線，不受限于系統(tǒng)所使用的處理器的種類，通用性更強(qiáng)圖形端口將PCI總線從圖形數(shù)據(jù)傳輸中解放出來(lái)，改善帶寬第三代PCI Express高性能IO串行總線總線 名 參數(shù)名PCI1.x2.0數(shù)據(jù)寬度1路2路4路8路12路16路32路數(shù)據(jù)速率0.5GBps1GBps2GBps4GBps6GBps8GBps16GBps頻率約 2.5GHz推出日期:2002備注在總線結(jié)構(gòu)上采取了根本性的變革，主要體現(xiàn)在兩個(gè)方面

3、：一是有并行總線變位串行總線；二是采用點(diǎn)到點(diǎn)的互連獨(dú)享帶寬將原并行總線結(jié)構(gòu)中橋下面掛連設(shè)備的一條總線變成了一條鏈路，一條鏈路可包含一條或多條通路.沒(méi)有專用的數(shù)據(jù)、地址、控制和時(shí)鐘線，總線上各種事務(wù)組織成信息包來(lái)傳送.地址空間、配置機(jī)制及軟件上均保持與傳統(tǒng)PCI總線兼容.第一代和第二代都是并行總線，有多條地址線、數(shù)據(jù)線和控制線，掛接多個(gè)設(shè)備，稱為下掛式總線 （Multi-Drop）,總線帶寬由多個(gè)設(shè)備共享通過(guò)提高數(shù)據(jù)寬度和頻率來(lái)改善帶寬的代價(jià)是掛接的電器負(fù) 載減少（由于功耗增加和靜態(tài)定時(shí)減少）.PCIx與PCI相比：由于采用了 PLL,頻率更高性能更好；在地址和數(shù)據(jù)的基礎(chǔ)上增加屬性，從而可以高效

4、管理緩沖區(qū)；分離事務(wù)協(xié)議相對(duì)延遲事務(wù)協(xié)議來(lái)說(shuō)，提高了總線利用效率；可不需要中斷引腳改用消息信號(hào)中斷（帶內(nèi)）體系結(jié)構(gòu)，中斷效率更高.基于PCI總線的結(jié)構(gòu)最基本的PCI總線平臺(tái)包含三級(jí)總線：FSB（Front-Side Bus）、PCI和ISA,FSB是處理器子系統(tǒng)的 總線（Host總線），總線定義完全取決于系統(tǒng)所用的處理器;PCI局部總線是一個(gè)完全與處理器無(wú)關(guān)的總線，不受限微處理器的種類;ISA總線（IO擴(kuò)展總線），也有采用EISA或MC總線的不同的總線之間通過(guò) 相應(yīng)的橋芯片來(lái)連接平臺(tái)中兩極橋是必須的，一是Host到PCI的（常稱為主橋一一Host橋），即北橋；另一個(gè)是PCI總線的橋 （常稱為擴(kuò)

5、展總線橋），即南橋PCI地址空間映射x86 CPU的內(nèi)存與I/O獨(dú)立編址，1/0對(duì)應(yīng)寄存器,內(nèi)存對(duì)應(yīng)RAM因此，訪問(wèn)IO空間 用I0讀寫指令，訪問(wèn)內(nèi)存空間用內(nèi)存讀寫指令.10讀寫一般用于低速傳輸一些狀態(tài)、 控 制寄存器的讀寫等。MEM0R讀寫用于高速傳輸，支持突發(fā)傳輸，可以與主機(jī)實(shí)現(xiàn)DMA的傳輸（在做為MASTER勺時(shí)候）。對(duì)于單個(gè)的數(shù)據(jù)讀寫，I0與MEM0R沒(méi)有什么區(qū)別， 只是命令不一樣而已。也有些內(nèi)存與 I/0是一起編址的.對(duì)于X86CPU的系統(tǒng)而言，存儲(chǔ) 器地址空間最多可達(dá)4GB, 10地址空間為64KB，總線上的各個(gè)設(shè)備共享這些空間.PCI設(shè)備支持3種類型的地址空間，分別是存儲(chǔ)器、10

6、和配置空間.對(duì)于32位的PCI 設(shè)備來(lái)說(shuō)，存儲(chǔ)器地址空間為4GB（232）,IO地址空間最多也可達(dá)4GB但X86CPU只支 持64KB的I0地址空間，所以許多平臺(tái)將PCI的I0地址空間限制在64KB.配置地址空間 是另一個(gè)概念，顧名思義：起到配置的作用.它可以將PCI設(shè)備的存儲(chǔ)器地址空間和I0地 址空間分別映射到系統(tǒng)存儲(chǔ)器地址空間和系統(tǒng)I0地址空間.配置地址空間理論上最大為16MB.計(jì)算方法:256（每系統(tǒng)256條總線）X 32（每條總線32臺(tái)設(shè)備）X 8（每臺(tái)設(shè)備8個(gè) 功能）X 256（每功能用256個(gè)字節(jié)表示）.在系統(tǒng)10地址空間中，Host橋（北橋）內(nèi)的10寄存器固定占 0CF8h-0C

7、FFh地 址;PCI-ISA橋和ISA設(shè)備內(nèi)10寄存器的地址固定分布在 0-1KB內(nèi);其余為PCI I0空 間.CPU通過(guò)0CF8h-0CFFh上的地址和數(shù)據(jù)端口訪問(wèn) PCI配置地址空間，從而獲得PCI 設(shè)備所申請(qǐng)的存儲(chǔ)器地址空間或者I0地址空間，并為它們?cè)谙到y(tǒng)中分配一片獨(dú)立的存儲(chǔ) 器空間或I0空間,同時(shí)把起始地址寫入 PCI配置中的基址寄存器.PCI設(shè)備支持的3種類型地址空間如下圖所示PCI功能配置寄存器文檔內(nèi)容大部分摘錄于PCI Express系統(tǒng)體系結(jié)構(gòu) 標(biāo)準(zhǔn)教材、PCI PCIX和PCI Express的原理及體系架構(gòu)PCIe有效數(shù)據(jù)載荷傳輸速率計(jì)算處理層數(shù)據(jù)包（TLP）開始序列頭數(shù)據(jù)有效載荷ECRCLCRC結(jié)束IE2B3-4DWC-1024DV1DW 1DW 1EDLLP開始DLLP矣型雜項(xiàng)CRC結(jié)束IB1DVT 2B IE物理層上TLP和DLLP的結(jié)構(gòu)（注:對(duì)于同一事務(wù)，上面兩個(gè)包是向相反方向傳輸?shù)囊簿褪钦f(shuō)，DLLP包反饋檢驗(yàn)、流控制等類型信息確保TLP正確傳輸.）TLP包在物理層被轉(zhuǎn)換成串行比特流以2.5Gbit/s（1.0版本）的速率傳輸，由于不發(fā)送時(shí)鐘采用8b/10b編碼產(chǎn)生了 20%的額外開銷所以，