基于FPGA的---2FSK數(shù)字調(diào)制器的設(shè)計(jì)

1、序x 誓基于fpga的 2fsk數(shù)字調(diào)制器的設(shè)計(jì)2016/2017學(xué)年第一學(xué)期學(xué)院電氣與光電工程學(xué)院專業(yè)電子信息工程班級13信學(xué)號姓名指導(dǎo)教師成績2017年1月目錄第一章、緒論11.1 題目的意義11.2設(shè)計(jì)要求11.3fpga 概述11.3.1fpga技術(shù)及特點(diǎn)11.3.2fpga的結(jié)構(gòu)組成21.4fpga的發(fā)展及應(yīng)用31.5fpga的設(shè)計(jì)流程3第二章、2fsk設(shè)計(jì)的基本原理62.12fsk的調(diào)制62.1.1直接調(diào)頻法72.1.2頻率鍵控法72.1.3fsk的調(diào)制方框圖及電路符號8第三章、設(shè)計(jì)方案93.1 2fsk基于vhdl語言調(diào)制程序93.2調(diào)試結(jié)果113.2.1程序仿真113.2.2吋

2、序仿真113.3 2fsk調(diào)制電路14第四章、結(jié)論15隱16參考文獻(xiàn)17第一章、緒論1.1題目的意義數(shù)字調(diào)制技術(shù)是現(xiàn)代通信的一個(gè)重耍內(nèi)容，在數(shù)字通信系統(tǒng)屮，由于數(shù)字信 號具宥豐富的低頻成份，不宜進(jìn)行無線傳輸或長距離電纜傳輸，因而需耍將基帶 信號進(jìn)行數(shù)字調(diào)制(digital modulation。數(shù)字調(diào)制同時(shí)也是數(shù)字信號頻分復(fù)用的 基木技術(shù)。數(shù)字調(diào)制與模擬調(diào)制都屬于正弦波調(diào)制，但是，數(shù)字調(diào)制是調(diào)制信號為數(shù)字 型的正弦波調(diào)制，因而數(shù)字調(diào)制具冇自身的特點(diǎn)，一般說來數(shù)字調(diào)制技術(shù)分為兩種 類型：一是把數(shù)字基帶信號當(dāng)作模擬信號的特殊情況來處理；二是利用數(shù)字信號 的離散取值去鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制。后一

3、種方法通常稱為鍵控法。例如 可以對載波的振幅、頻率及相位進(jìn)行鍵控，便可獲得振幅鍵控(ask)、移頻鍵控 (fsk)、和移鍵控(psk)等調(diào)制方式。移頻鍵控(fsk)是數(shù)字信息傳輸屮使用較早的一種調(diào)制形式，它由于其抗干擾 及衰落性較好且技術(shù)容易實(shí)現(xiàn)，因而在集散式工業(yè)控制系統(tǒng)中被廣泛采用。以往的鍵控移頻調(diào)制解調(diào)器釆用"定功能集成電路+連線"式設(shè)計(jì)；集成塊多, 連線復(fù)雜，容易出錯(cuò)，且體積較大，木設(shè)計(jì)采用lattice公司的fpga芯片，有效地 縮小了系統(tǒng)的體積，降低了成本，增加了可靠性，同時(shí)系統(tǒng)采用vhdl語言進(jìn)行 設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性。1.2設(shè)計(jì)要求1.

4、了解了 2fsk信號的基本概念后，利用quartus ii軟件巾的vhdl語言對2fsk頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)。2. 程序設(shè)計(jì)運(yùn)行成功厄，在利用vhdl語言對fsk頻移鍵控系統(tǒng)進(jìn)行調(diào)制、 解調(diào)的波形仿真。3. 最后通過vhdl語言制作出fsk頻移鍵控系統(tǒng)調(diào)制的電路圖。1.3fpga 概述1.3.1fpga技術(shù)及特點(diǎn)fpga是英文field programmable gate array的縮寫，即現(xiàn)場可編程門陣列， 它是在pal、gal、epld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專 用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不 足，又克服了

5、原冇可編程器件門電路數(shù)有限的缺點(diǎn)。fpga采用丫還輯¥.7(1陣列l(wèi)ca (logiccellarray)這樣一個(gè)新概念，內(nèi)部包括 可配置邏輯模塊clb ( configurablelogicblock )、輸出輸入?？靑ob (inputoutputblock)和內(nèi)部連線(interconnect)三個(gè)部分。fpga的基本特點(diǎn)主 要有:1. 釆用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2. fpga可做其它全定制或半定制asic電路的屮試樣片。3. fpga內(nèi)部有豐富的觸發(fā)器和i / 0引腳。4. fpga是asic電路屮設(shè)計(jì)周期最短、丌發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最

6、小的器件之一。5. fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容?？梢哉f， fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。1.3.2fpga的結(jié)構(gòu)組成fpga的結(jié)構(gòu)主要由三個(gè)基本塊構(gòu)成：1. 可編程邏輯塊?；镜目删幊踢壿媺K冇兩種，一種是基于多路選擇器的 可編程邏輯模塊，另外一種是基于查找表的可編程邏輯塊。2. 可配置輸入/輸出模塊?？膳渲玫妮斎?輸出模塊iob為芯片外部封裝管腳 和內(nèi)部邏輯提供連接接口。每個(gè)iob控制一個(gè)封裝管腳，可配置成輸入、輸出或 雙向i。3. 可編程的互連資源。通過可編程資源可以將clb和clb，clb和i/o相互 連接起來。在

7、fpga屮，一般有三類連線資源。第一類為直線或短線，通過直線 每個(gè)clb可連接到與它和鄰的clb上。另外一類連線資源是訟線，這些長線可以 連接物理位置上彼此相跑非常遠(yuǎn)的clb。最后一類資源由經(jīng)緯分段連線組成，這 些連線到達(dá)開館矩陣之前經(jīng)過了多個(gè)clb。除了基本結(jié)構(gòu)之外，fpga中還提供 各種可用的嵌入式資源，主要冇：嵌入式ram,嵌入式的乘法器和加法器，嵌 入式處理核等。fpga的主要用途有兩個(gè)方面：一是作為asic設(shè)計(jì)的快速原型系統(tǒng)，由于生 產(chǎn)asic的費(fèi)用非常昂貴，klj fpga的丌發(fā)費(fèi)用耍小得多；二是驗(yàn)證新算法的物理 實(shí)現(xiàn)。很多應(yīng)用場合，設(shè)計(jì)人員提出一些新的算法，為了驗(yàn)證算法硬件的可實(shí)

8、現(xiàn)性和算法的正確性，通常用fpga作為實(shí)現(xiàn)的一種載體。fpga由于開發(fā)周期短、功能強(qiáng)，可靠性高和保密性好的特點(diǎn)廣泛地應(yīng)用在 各個(gè)領(lǐng)域。fpga應(yīng)用領(lǐng)域的不斷擴(kuò)大和半導(dǎo)體計(jì)工工藝的不斷進(jìn)步，都促使 tfpga的快速發(fā)展，其中altera和xilinx公司的產(chǎn)品占到整個(gè)fpga/cpld市場 的80%。altera hl然規(guī)模較小，但是它提供了反熔絲fpga,保密性和可靠性非 常好，因此，在航空和軍品領(lǐng)域占宥很大的市場。1.4fpga的發(fā)展及應(yīng)用fpga并非是近年來有的，fpga同于1984年就已經(jīng)出現(xiàn)，至今已經(jīng)超 過20年以上的時(shí)間，不過過去十多年時(shí)間內(nèi)fpga都未受到太多的重視，原因 是fpg

9、a的功耗用電、電路密度、頻率效能、電路成本等都不如asic,在這十多 年吋間內(nèi)，fpga多半只用在一些特殊領(lǐng)域，例如芯片業(yè)者針對新產(chǎn)品測試市場 反應(yīng)，即便初期產(chǎn)品未達(dá)量產(chǎn)規(guī)模，也能先以fpga制成產(chǎn)品測試。或者有些芯片設(shè)計(jì)公司承接了小型的設(shè)計(jì)項(xiàng)目，在量產(chǎn)規(guī)模不足下也一樣使 用fpga,或如政府、軍方的特殊耍求，不期望使用開放、標(biāo)準(zhǔn)性的芯片與電路， 也會傾m使用fpga。不過，在愈來愈多芯片無法用開設(shè)掩膜模式投產(chǎn)后，這些芯片要上市，就只 好以fpga模式來生產(chǎn)。所幸fpga也受益于摩爾定律，在工藝技術(shù)不斷提升下， 晶體管愈來愈縮密化，原本相較asic遜色的電路密度過低、頻率效能過低、電 路成本過

10、高等問題，在新一代fpga上，早已拉近與asic間的表現(xiàn)差距。fpga產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè) 控制、測試測量等廣泛的領(lǐng)域。而應(yīng)用的變化也使fpga產(chǎn)品近幾年的演進(jìn)趨勢 越來越明妞：一方面，fpga供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的 性能，降低產(chǎn)品的成本：另一方而，越來越多的通用ip （知識產(chǎn)權(quán)）或客戶定制 ip被引入fpga中，以滿足客戶產(chǎn)品快速上市的耍求。此外，fpga企業(yè)都在大 力降低產(chǎn)品的功耗，滿足業(yè)界越來越苛刻的低功耗需求。1.5fpga的設(shè)計(jì)流程fpga的設(shè)計(jì)流程大體上分為系統(tǒng)規(guī)范、模塊設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真（前 仿真）、綜合、布局布

11、線、吋序驗(yàn)證（后仿真）。配置下載等七個(gè)步驟。系統(tǒng)規(guī)范模塊設(shè)計(jì):系統(tǒng)設(shè)計(jì)規(guī)范設(shè)計(jì)輸入| ivhdl語言描述ip核i1. 系統(tǒng)規(guī)范系統(tǒng)規(guī)范階段是整個(gè)項(xiàng)習(xí)最具有創(chuàng)造性的階段。它描述項(xiàng)完成的功能，確 定設(shè)計(jì)的總體方案，平衡各個(gè)方面的因素，對整個(gè)項(xiàng)目有一個(gè)初步的規(guī)劃。在系 統(tǒng)設(shè)計(jì)階段，根據(jù)對設(shè)計(jì)而積、功耗、i/o和ip核使用等的估算，確定所使用目 標(biāo)芯片和設(shè)計(jì)工其。2. 模塊設(shè)計(jì)在制定完系統(tǒng)規(guī)范后，根據(jù)系統(tǒng)功能，采用自頂向下的方法，逐步細(xì)化，將 系統(tǒng)劃分為可實(shí)現(xiàn)的設(shè)計(jì)模塊。這些模塊之問存在著一定的層次關(guān)系，每個(gè)模塊 完成相對獨(dú)立的功能。3. 設(shè)計(jì)輸入設(shè)計(jì)輸入是將模塊設(shè)計(jì)階段定義好的模塊借助于一定的設(shè)計(jì)輸

12、入手段轉(zhuǎn)換 為eda工具能接受的信息格式。前主要的設(shè)計(jì)輸入手段有：高級硬件描述語言hdl （包括verilog/vhdl）和原理圖。4. 功能仿真設(shè)計(jì)輸入后，經(jīng)hdl編譯器檢查沒冇語法錯(cuò)誤后，就町以對設(shè)計(jì)進(jìn)行驗(yàn)證了。 這里的驗(yàn)證是指通過仿真軟件驗(yàn)證其功能是否符合由系統(tǒng)規(guī)范制定的規(guī)范, 稱這一階段的驗(yàn)證為功能仿真或行為仿真。5. 綜合綜合實(shí)際上是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件（如面積、速度、功耗 和成本等），將設(shè)計(jì)描述變換成滿足要求的電路設(shè)計(jì)方案，該方案必須同時(shí) 滿足預(yù)期功能和約朿條件。對于綜合來說，滿足要求的方案可能有多個(gè)，綜 合器將產(chǎn)生一個(gè)最優(yōu)或最接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設(shè)

13、計(jì)h 標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的性能有關(guān)。6. 布局布線這一步驟就是要完成實(shí)現(xiàn)方案（網(wǎng)表）到實(shí)際0標(biāo)器件（fpga器件）的變 換。根據(jù)設(shè)計(jì)者指定的約朿條件（如面積、延吋、吋鐘等）、口標(biāo)器件的結(jié) 構(gòu)資源和工藝特征，將電路方案中的邏輯原件分解布局，用作拓?fù)鋒標(biāo)器件 的連線資源，實(shí)現(xiàn)布局連線。7. 時(shí)序驗(yàn)證在布局布線p，提取冇關(guān)的器件延遲、連線延吋等吋序參數(shù)（這些信息在反 標(biāo)注文件屮），在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，也稱時(shí)序驗(yàn)證，它是接 近真實(shí)器件運(yùn)行的仿真。時(shí)序驗(yàn)證的目的是為了檢查設(shè)計(jì)中是否有時(shí)序上的 違規(guī)。fpga屮同步電路的驗(yàn)證采用靜態(tài)時(shí)序分析實(shí)現(xiàn)，異步電路的驗(yàn)證則 需耍運(yùn)行特殊

14、仿真激勵(lì)確認(rèn)。8. 配置下載配置下載是在功能仿真與時(shí)序仿真正確的前提下，將布局布線后形成的位流 文件通過下載工具下載到具體的fpga芯片中，這個(gè)過程也叫fpga編程（配 置）。將位流文件下載到fpga器件內(nèi)部后，就可以將fpga和其他芯片構(gòu)成 的系統(tǒng)進(jìn)行物理測試，當(dāng)?shù)玫?1卜:確的測試結(jié)構(gòu)as就證明了設(shè)計(jì)的.1卜:確性。第二章、2fsk設(shè)計(jì)的基本原理2.1 2fsk的調(diào)制2fsk (frequency-shift keying)是信、&傳輸巾使用得較早的一種調(diào)制方式，它的主耍優(yōu)點(diǎn)是：實(shí)現(xiàn)起來較容易，抗噪聲與抗衰減的性能較好。在屮低速數(shù)據(jù)傳 輸中得到了廣泛的應(yīng)用。最常見的是用兩個(gè)頻率承載

15、二進(jìn)制1和0的雙頻fsk系統(tǒng)。技術(shù)上的fsk有兩個(gè)分類，非相干和相干的fsk在非相干的fsk,瞬吋頻率之問的轉(zhuǎn)移是兩個(gè)分立的價(jià)值觀命名為馬克和空間頻率。在另一方面，在相干頻 移鍵控或二進(jìn)制的2fsk，是沒冇間斷期在輸出信號。在數(shù)字化時(shí)代，電腦通信在數(shù)據(jù)線路(電話線、網(wǎng)絡(luò)電纜、光纖或者無線媒介）上進(jìn)行傳輸，就是用2fsk調(diào)制信號進(jìn)行的，即把二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成fsk信 號傳輸，反過來又將接收到的2fsk信號解調(diào)成二進(jìn)制數(shù)據(jù)，并將其轉(zhuǎn)換為用高， 低電平所表示的二進(jìn)制語言，這是計(jì)算機(jī)能夠直接識別的語言。頻移鍵控即2fsk （frequencyshift keying）數(shù)字信號對載波頻率調(diào)制，主 耍通過數(shù)

16、字基帶信號控制載波信號的頻率來來傳遞數(shù)字信息。在二進(jìn)制情況下, "1對應(yīng)于載波頻率，"0對皮載波頻率，但是它們的振幅和初始相位不變化。2fsk 信號產(chǎn)生的兩種方法。在二進(jìn)制頻移鍵控中，幅度恒定不變的載波信號的頻率隨 著輸入碼流的變化而切換（稱為高音和低音，代表二進(jìn)制的1和0）。產(chǎn)生2fsk信號最簡單的方法是根據(jù)輸入的數(shù)據(jù)比特是0還是1，在兩個(gè)獨(dú) 立的振蕩器屮切換。采用這種方法產(chǎn)生的波形在切換的時(shí)刻相位是不連續(xù)的，因 此這種2fsk信號稱為不連續(xù)fsk信號。由于相位的不連續(xù)會造頻譜擴(kuò)展，這種2fsk的調(diào)制方式在傳統(tǒng)的通信設(shè)備 屮采用較多。隨著數(shù)字處理技術(shù)的不斷發(fā)展，越來越多地

17、采用連繼相位fsk調(diào)制 技術(shù)。目前較常用產(chǎn)生2fsk信號的方法是，首先產(chǎn)生fsk基帶信號，利用基帶信 號對單一載波振蕩器進(jìn)行頻率調(diào)制。相位連續(xù)的fsk信號的功率譜密度函數(shù)最終按照頻率偏移的負(fù)四次冪衰落。 如果相位不連續(xù)，功率譜密度函數(shù)按照頻率偏移的負(fù)二次冪衰落。2.1.1直接調(diào)頻法用二進(jìn)制基帶矩形脈沖信號去調(diào)制一個(gè)調(diào)頻器，使其輸出兩個(gè)不m頻率的碼 元。般采用的控制方法是：當(dāng)基帶信號為正吋（相當(dāng)于"1碼），改變振蕩器諧 振冋路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為fi）;當(dāng)基 帶倍號為負(fù)時(shí)（相當(dāng)于"0碼），改變振蕩器諧振路的參數(shù)（電容或者電感數(shù)值）， 使振蕩

18、器的振蕩頻率降低（設(shè)為f2）;從而實(shí)現(xiàn)了調(diào)頻。這種方法產(chǎn)生的調(diào)頻信 號是相位連續(xù)的，狃然實(shí)現(xiàn)方法簡單，但頻率穩(wěn)定度不高，m時(shí)頻率轉(zhuǎn)換速度不 能做得太快，但是其優(yōu)點(diǎn)是由調(diào)頻器所產(chǎn)生的2fsk信號在相鄰碼元之間的相位 是連續(xù)的。2.1.2頻率鍵控法頻率鍵控法也稱頻率選擇法。它奮w個(gè)獨(dú)立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換幵關(guān)，選擇不同頻率的高頻振蕩信號實(shí)現(xiàn)2fsk調(diào)制。fsk(0閣1頻率健控法原理桐閣鍵控法產(chǎn)生的2fsk信號頻率穩(wěn)定度可以做得很高并且沒冇過渡頻率，它的 轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個(gè)高頻振蕩的 輸出電壓通常不可能相等，于是ufsk (t)信號在基帶信息變換時(shí)

19、電壓會發(fā)生跳 變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。2.1.3fsk的調(diào)制方框圖及電路符號圖22fsk調(diào)制方框圖fsk一 wod圖32fsk調(diào)制電路符號inst第三章、設(shè)計(jì)方案3.1 2fsk基于vhdl語言調(diào)制程序文件名：fsk_mod-功能：基于vhdl硬件描述語言，對基帶信號進(jìn)行fsk調(diào)制library ieee;use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fsk_m0d is port(clk :in stdjogic

20、;start :in stdjogic; x:in stdjogic;y:out stdjogic);end fsk_mod;architecture behav of fsk_mod is signal ql:integer range 0 to 11; signal q2:integer range 0 to 3; signal fl,f2:std_logic; beginprocess(clk)begin-系統(tǒng)時(shí)鐘 -開始調(diào)制信號 -基帶信號 -調(diào)制信號-載波信號fl的分頻計(jì)數(shù)器 -載波信號f2的分頻計(jì)數(shù)器 -載波信號fl, f2-通過對系統(tǒng)時(shí)釗| cik的分頻得到載波nif clk&#

21、39;event and clk=t thenif start:1。1 then ql<=0;elsif ql<=5 then fl<=t;ql<=ql+l;-改變ql后面的數(shù)字可以改變載波fl的占空比elsif ql=ll then fl<='0'ql<=0;-改變ql后面的數(shù)字可以改變載波fl的頻率else fl<='o'ql<=ql+l; end if;end if;end process;process(clk)-通過對系統(tǒng)時(shí)鐘elk的分頻得到載波f2beginif elkevent and clk=t t

22、henif start=,0, then q2<=0;elsif q2<=0 then f2<=t;q2<=q2+l;-改變q2后面的數(shù)字可以改變載波f2的占空比elsif q2=l then f2<='o'q2<=o;-改變q2 面的數(shù)字可以改變載波f2的頻率else f2<='0,;q2<=q2+l; end if;end if;-完成對基帶信號的fsk調(diào)制-當(dāng)輸入的基帶信號x= 0時(shí)，輸出的調(diào)制end process;process(clk,x)beginif elkevent and clk='l'

23、 thenif x='o' then y<=fl;信號y為flelse y<=f2; 信號y為f2end if;-當(dāng)輸入的基帶信號x= 1吋，輸出的調(diào)制end if;end process;end behav;3.2調(diào)試結(jié)果工程編譯通過后，必須對其功能和吋序性能進(jìn)行仿真測試，以驗(yàn)證設(shè)計(jì)結(jié)果是否 滿足設(shè)計(jì)要求。整個(gè)吋序仿真測試流程一般有建立波形文件、輸入信號節(jié)點(diǎn)、設(shè) 置波形參數(shù)、編輯輸入信號、波形文件存盤、運(yùn)行仿真器和分析方針波形等步驟。3.2.1程序仿真圖1調(diào)試程序圖（1）圖2調(diào)試程序閣（2）t na-.xjator:i a oey»備 fsk.modvh

24、dcomfmlalion flepoct flow summarftasksflow3曲d compilation report曲 a (9>l notice how summary含囲 flow settings 備囲 flow non-deaujt global 白be mow tlapicd time 曲b aow os summaryhow logu 備anahit & syntheds白 fitter-e-i assembler.邊tirw<uc5t timing analyjrow summaryflow slalutqutftuk ii &4 d* t

25、 vvr&imi if mb*top-1 erel imltyr«ily®«n<«ti»ir<l«tx«quir*e«i&t»tottl locictetal <44ibin«tion«l hmeticms owdacaied l«<»ctot<x r«citt«rstol<l pin，total vtr(««1 pm%tottl aotory bitsi«b<

26、;44cd lhal，iplier 9-bi t elements total flusuccessful sal j助 14 15 28 07 2017 9.0 bmld 132 q2/2s/2009 sj f«u v.rxtua 7skjk®tskjmcyclmm xixzrx 做ocef>n«lm/a9 z 39.600 ( < 1 % )9 z 39,600 ( < i i )b / 39，goo ( < i 1 )04 / 129 ( 3 i )00 / 1,161.216 ( 0 孤)0 z 252 ( 0 x )0/4 (01

27、)$ fsr.noo.vm0 fsk.mod.vm1library ieee;523end if;2use ieee.stdjcgicjrkh.all;2425end if;3use leee.scd logic 1164.all;end process;紀(jì)狀糾糸lk鼢糾獺加4use ieee.atd i:gic urjigned.ali;26bprocess(elk)5sen:i:y ?3k 1k0 ：327befin彥存(9p:rt|clk :in std lzgic;系餅神28bif clk'ent and elk01? then1star: :in std lcoic:&quo

28、t;開觥綱291 if start-'o' then ?2<»0;8 rx：1d sed icic;-基帶m30b chif q2<tteaf2<-l'；d2<2<4 &9y :cut at! logic);-調(diào)躺號311山if q2.1 tbea fjo'o:q2<»0,蜘后棚字可以醐tt，10end ?sk mod;320 else n<，*0q2<«q24:11s architecture betav of ?sk moo ;ains33ead if;12signal q

29、lsiqteger range 0 u 12;舫鈣fl敝冊辦34end if;q13signal q2: locker rane 0 to 3;舫（?相粉酣賤q35end process;-充妍釬鈣的fsk州hsignal flj2:std logic;-截相號fl，f2a；3(bproce33(clkrx)159begin37bein1 -165p:o:e33(clk)-恝對豨聆2酚辨b細(xì)1 -38bif elk艦 and clk-'l' tt«nbegin ci39b if n'o* then y<xfl;-當(dāng)輸入的基雜wbt轅出的調(diào)繃號y如 i01

30、8bif clk'evenc &nd clk-'l' the:40199 if sur'o' then qi<s0;11b else ycf2;-當(dāng)輸鳩hmpt時(shí)，糊刪y為£220s 5i3if ql<=5 :her. fl<=t;ql<=ql-<-改鉍后g鲅字可以炫截扮1的占多42em if;21b 2isif ql=ll :ier.-玆成固鍍字可以妓雜fl的鋇«end if;229 else flco:ql<nw;44end process;23審eal if;45end behav;圖

31、3程序調(diào)試成功圖3.2.2時(shí)序仿真 建立仿真測試波形文件。選擇quartus ii主窗i的file菜單的new選項(xiàng)，在彈出的文件類型編輯對話 框中，選擇other files中的vector weaveform file項(xiàng)，雄擊ok按鈕，即出現(xiàn)如ft圖4所示的波形文件編輯窗口。zj/- c祕01*o 14.1 («< o”a pl«mr<t1-* f蠔uum1 >難!»»»(«(訪看嗜<>.1.丨 i/o twlr:謬file"ea .niuftrulaitafotum quattui i： m

32、ultt vmwi* fto amt 9a*xe»a.rv> t9u « fwtt ->020一 ±2jitt tecu的 viewr. trwroc* «*v»mm閣4波形文仲編輯窗u 設(shè)置仿真時(shí)間區(qū)域。對于吋序仿真測試來說，將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域內(nèi)是十分必 要的，通常設(shè)置的吋間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)項(xiàng)口而定。設(shè)計(jì)中整個(gè)仿真時(shí)問區(qū)域設(shè)為6us、時(shí)間軸周期為40ns,其設(shè)置步驟是在edit 菜單屮選擇end time,在彈出的窗口屮time處填入6,舉位選擇us，同理在gride size中time period輸入40ns

33、，單擊ok按鈕，設(shè)置結(jié)束。 輸入工程信號節(jié)點(diǎn)選擇view菜單中的utility windows項(xiàng)的node finder,即可彈出如圖4.1.2 所示的對is框，在此對i舌框filter項(xiàng)巾選擇pins:all&registers:post-fitting,然后單 擊list按鈕，于是在下方的nodes found窗口屮出現(xiàn)設(shè)計(jì)屮的pl_fsk工程的所冇端1的引腳名。用鼠標(biāo)將時(shí)鐘信號節(jié)點(diǎn)elk、start、x、ql、fl、q2、f2和y分別 拖到波形編輯窗口，如圖5所示，此后關(guān)閉nodes found窗口即口j*。f 丨 srntk>t：to 14.1 (<«&l

34、t; o”a pl«mr<t1-* f蠔uum12j >難!»»»(«(訪看嗜<>.t i/o twlr ttai»<-.廠_二魯?曲zjrm|n«m泰戸quirtm n _tt/ill«ra/wfs<n/rs<nzj a /«<?6 fuizm|om«flav tow.1*1，tt amrmi rwiwhwe<>«tmhwvwm? wrf*ffrrf*久om .cuimv.non 1”毳鬌 a a »毳0»

35、;atjelsrim拳iuftrulaitafei>020入iwtjtnn ahiatwaj入*/um ouftttui x2 imultt vmwi* fv«h aadi 9«asc»arv t9tt « fwtt < rtm* tt stcltvt viwvr* hwreceet wmxqsn"圖5 2fsk調(diào)制波形編輯器輸入信號銜口 設(shè)計(jì)信號波形。單擊圖5左側(cè)的全屏顯示按鈕，使之全屏敁示，并單擊放大縮小按鈕，再用 鼠標(biāo)在波形編輯窗口單擊(右擊為放大，左擊為縮小)，使仿真坐標(biāo)處于適當(dāng)位 置。單擊圖5窗1的時(shí)鐘信號elk使之變成藍(lán)

36、色條，再單擊右鍵，選擇value設(shè) 置中的count value項(xiàng)，設(shè)置elk為連續(xù)變化的二進(jìn)制值，初始值為"0。單擊start 使之變成藍(lán)色，再單擊右鍵，選擇value設(shè)置中的forcing high項(xiàng)，使start變成 商電平信號。單擊x使之變成藍(lán)色，再單擊右左側(cè)waveform editing按鈕，把x 變成高低電乎連續(xù)變化信號。 文件存盤選擇file中的save as項(xiàng)，將波形文件以默認(rèn)名fsk_mod.vwf存盤即可。 所有設(shè)置完成后，即可啟動仿真器processing | start simulation直到出現(xiàn) simulation was successful,仿真結(jié)

37、束。仿真波形輸岀文件 fsktz simulation report 將自動彈出如閣6所示。注意，quartusll的仿真波形文件中，波形編輯文件(*.vwf) 與波形仿真報(bào)告輸出文件(simulation report)是分開的，而maxplus ii的激勵(lì)波 形編輯文件與波形仿真報(bào)告輸出文件是合二為一的。namevalu 15 (akstartbxbflb田<uk£2kkyb075 nx1.28 us6 4 us68 us皿腿&紐圖62fsk調(diào)制vhdl程序仿真全圖nanevalue0 ielkbistartbixb i田q!m iflb iq2b i£2

38、b iybi"rzz1+0 psp» 160.p n» 320.0 n»480.0 xi» 640.p ni 800,.0 ni 960.0 m12 us28 usjtnjtnjmjtnjtnjtnjtntlnjtntlnjtrlnjtntlnjtrlrlnjmtlzzzxd®(d®(e®®®®®®®cd(d®®®®cd®®®®®cc<d®®

39、cd(exc®<de<d®<ds<d®e®<de<d®<d®cde<d®(lxde®<d®cdjlttjlnlnlttjlnlnlnlrtjlnlnlnlii 門門門門門門iilf圖72fsk調(diào)制vhdl程序仿真局部放人閣3.3 2fsk調(diào)制電路fsk調(diào)制電路如圖8所示：圖82fsk調(diào)制電路圖quartus ii可實(shí)現(xiàn)硬件描述語言或網(wǎng)表文件（vhdl、verilog、bdf、tdf、edif、 vqm）對應(yīng)的rtl電路圖的生成。其方法為：選擇tools

40、 | rtl viewer,可以打開 fsktz工程個(gè)m次的rtl電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了 解個(gè)層次的電路結(jié)構(gòu)。第四章、結(jié)論傳統(tǒng)的2fsk調(diào)制解調(diào)方式都是采用硬件電路實(shí)現(xiàn)，電路復(fù)雜、調(diào)試不便。文中采用硬件描述語占設(shè)計(jì)的基于fpga調(diào)制解調(diào)器，設(shè)計(jì)靈活、修改方便，冇效地縮小丫系統(tǒng)的體積，增加丫可靠性，同吋系統(tǒng)釆用vhdl語言進(jìn)行設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性；由于使用fpga芯片，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場可編程器件的優(yōu)越性。本次設(shè)計(jì)，士于數(shù)字調(diào)制技術(shù)與fpga的結(jié)合，使得通信系統(tǒng)的性能得到了迅速的提高。通過fsk系統(tǒng)調(diào)制與解調(diào)建模，以qu

41、artiisll9.0軟件為f臺，基于vhdl語言，達(dá)到了預(yù)期的仿真結(jié)果。通過木次設(shè)計(jì)，了解了頻移鍵控?cái)?shù)字通信系統(tǒng)的用途及工作原理，熟悉了 fsk基于vhdl語言的設(shè)計(jì)步驟，提高了繪圖能力，鍛煉了設(shè)計(jì)實(shí)踐和語言組織能力，培養(yǎng)了自己獨(dú)立設(shè)計(jì)能力。但由于個(gè)人的能力冇限，設(shè)計(jì)還存在不足。本次畢業(yè)設(shè)計(jì)是對專業(yè)基礎(chǔ)知識一次實(shí)際檢驗(yàn)和鞏m，同時(shí)也是走向工作崗位前的一次熱身。附錄-系統(tǒng)吋鐘 -開始調(diào)制信號 -基帶信號 -調(diào)制信號-載波信號fl的分頻計(jì)數(shù)器 -載波信號f2的分頻計(jì)數(shù)器 -載波信號fl, f2-通過對系統(tǒng)吋鐘elk的分頻得到載波fl程序library ieee;use ieee.stdogic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fsk_m0d is port(clk :in stdjogic;start :in stdjogic; x:in stdjogic;y:out stdjogic);end fskm