集成電路版圖設(shè)計(jì)基礎(chǔ)第3章:數(shù)字IC版圖_第1頁
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文檔簡介

1、適用抽象層次的比較 Verilog HDL 公開發(fā)表 CADENCE公司購買Verilog版權(quán) 1990 1989 1980s Verilog-XL 誕生 模擬和數(shù)字都適用的Verilog標(biāo)準(zhǔn) 公開發(fā)表 1998 ? VerilogHDLIEEE1364標(biāo)準(zhǔn) 公開發(fā)表 有關(guān)VerilogHDL 的全部權(quán)利都移交給 OVI(Open Verilog International) 1995 1990門級module array_buf(in,out,en);input 3:0 in;output 4:0 out;input en;/*instance*/bufif1 array_buf0(out0

2、,in0,en);bufif1 array_buf1(out1,in1,en);bufif1 array_buf2(out2,in2,en);bufif1 array_buf3(out3,in3,en);endmoduleRTL級module mux (out,a,b,sel);output out;input a,b,sel;assign out =(sel= =0)?a:bendmodule行為級/算法級sum=0;for(i=0;i7;i=i+1)beginsum=sum+Ai;endsum_out=sum;mudule dff_pos(data,clk,q); input data,c

3、lk; output q; reg q; always (posedge clk) q = data;endmodule 模塊定義行端口類型說明數(shù)據(jù)類型說明 描述體 結(jié)束行模塊描述模塊定義行端口類型說明數(shù)據(jù)類型說明描述體結(jié)束行過程塊1過程塊2.過程語句(initial/always) 塊語句(begin-end/fork-join) 測試信 clk 號和測 試條件 的控制 resetcounter4 被測模out 塊對測 試信號 的響應(yīng)counter4 testbench Cadence LDV 5.1counter4 waveformcounter4 testbenchinv2inv4inv

4、81x2x4xClock Tree NetworkP&R flowP&R flowP&R flowP&R flowCycloneIII EP3C120 FPGA Xilinx Virtex5 FPGA chip verification flow 單元布置數(shù)據(jù)布線數(shù)據(jù)晶體管級版圖GDSII文件融合GDSII文件產(chǎn)生GDSIILogic NetlistDRCLVSDRC及LVS檢查Logic DesignLogic SynthesisFloorplanP&R ToolsGDS IIDRC + LVSFinal Chip DataDigital LibrariesTiming ChecksNetlistTiming ChecksGDSIIdigital ic design flow

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