EDA知識點(diǎn)匯總

1、第一章概述1.1 EDA 技術(shù)EDA(Electronic Design Automation)電子設(shè)計(jì)自動化EDA 技術(shù)在硬件方面融合了 FPGA(field programmable gate array) 現(xiàn)場可編程門陣列、 CPLD(complex programmable logic device) 可編程邏輯器件、編程下載技術(shù)、自動測試技術(shù)。1.2 硬件描述語言VHDL的 英 文 全 名 是VHSIC(VeryHighSpeed IntegratedCircuit)HardwareDescriptionLanguage.與 Verilog 相比， VHDL 的優(yōu)勢：（1）語法比 V

2、erilog 嚴(yán)謹(jǐn)，通過 EDA 工具自動語法檢查，易排除許多設(shè)計(jì)中的疏忽。（2）有很好的行為級描述能力和一定的系統(tǒng)級描述能力，而 Verilog 建模時(shí)， 行為與系統(tǒng)級抽象及相關(guān)描述能力不及VHDL 。與 Verilog 相比， VHDL 的不足：（1）VHDL 代碼比較冗長，在相同邏輯功能描述時(shí)，Verilog 的代碼比VHDL 少許多。（ 2） VHDL 對數(shù)據(jù)類型匹配要求過于嚴(yán)格， 初學(xué)時(shí)會感到不是很方便， 變成耗時(shí)也較多；而 Verilog 支持自動類型轉(zhuǎn)換，初學(xué)者容易入門。（ 3） VHDL 對版圖級、管子級這些較為底層的描述級別，幾乎不支持，無法直接用于集成電路底層建模。1.4

3、HDL 綜合（理解）綜合（ Synthesis），定義：把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。綜合環(huán)節(jié)：（1）從自然語言轉(zhuǎn)換到 VHDL 語言算法標(biāo)書，即自然語言綜合。（2）從算法標(biāo)書轉(zhuǎn)換到寄存器傳輸級（Register Transport Level,RTL ）的表述，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。（ 3） 從 RTL 級表述轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表述，即邏輯綜合。（ 4） 從邏輯門表述轉(zhuǎn)換到版圖級表述（ASIC 設(shè)計(jì)），或轉(zhuǎn)換到 FPGA 的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。顯然綜合器是能自動將一種設(shè)計(jì)表述形式下那向另一種設(shè)計(jì)表述形式轉(zhuǎn)換的計(jì)算機(jī)程序，或協(xié)助進(jìn)行手工轉(zhuǎn)化程

4、序。它可以將高層次的表述轉(zhuǎn)化成低層次的表述，可以從行為域轉(zhuǎn)化成結(jié)構(gòu)域，可以將高一級抽象的電路描述（如算法級）轉(zhuǎn)化為低一級電路描述。1.7 EDA 設(shè)計(jì)流程EDA設(shè)計(jì)流程在實(shí)踐中進(jìn)一步了解支持者一設(shè)計(jì)流程的諸多設(shè)計(jì)工具，有利于有效的排除設(shè)計(jì)中出現(xiàn)的問題，提高設(shè)計(jì)質(zhì)量和總結(jié)設(shè)計(jì)經(jīng)驗(yàn)。（教材 P12 圖 1-5）是基于EDA 軟件的 FPGA/CPLD 開發(fā)流程框圖。 （了解）綜合在 HDL 描述中，綜合就是將電路的高級語言（如行為描述） 轉(zhuǎn)換成低級的， 可與 FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。綜合是僅對HDL 而言的。利用HDL 綜合器對設(shè)計(jì)進(jìn)行綜合是十分重要的一步。時(shí)序仿真與功

5、能仿真（1）時(shí)序仿真，就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高。（對器件）（ 2） 功能仿真，是直接對 HDL 、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。（對功能）1.11 IP 核IP 就是知識產(chǎn)權(quán)或知識產(chǎn)權(quán)模塊的意思。IP 的分類： IP 分軟 IP、固 IP 和硬 IP其中：軟 IP 是用 Verilog/VHDL 等硬件描述語言描述的功能模塊， 但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。固 IP 是完成了綜合的功能模塊。硬 IP 提供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。IP 模塊的優(yōu)化設(shè)計(jì)，優(yōu)化目標(biāo)的

6、“四最”：芯片的面積最小、 運(yùn)算速度最快、 功率消耗最低、工藝容差最大。第二章FGPA/CPLD 結(jié)構(gòu)原理2.1 概述PLD 的發(fā)展歷程（有印象）PLD 器件從結(jié)構(gòu)上可分為兩大類：一類屬于乘積項(xiàng)結(jié)構(gòu)器件，其基本結(jié)構(gòu)為“與或”陣列，大部分簡單的 PLD 和 CPLD 都屬于這個(gè)范疇；另一類是基本查找表結(jié)構(gòu)的器件，有簡單的查找表組成可編程門，在構(gòu)成陣列形式，F(xiàn)PGA 屬于此類器件。P28 圖 2-32.3 CPLD 的結(jié)構(gòu)及其工作原理全稱：可編程邏輯器件PLD 、2.4 FPGA 的結(jié)構(gòu)及其工作原理現(xiàn)場可編程門陣列GAL 、 CPLD 都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即可編程的與陣列和固定的或陣列組成

7、。FPGA 使用另一種可編程邏輯的形成方法，即可編的查找表。第三章VHDL 初步設(shè)計(jì)3.1 組合電路的VHDL描述選 1 多路選擇器及其VHDL描述 12.實(shí)體名是標(biāo)識符，可以用英文開頭，如：ASSER8B等，不能用數(shù)字或中文定義實(shí)體名，也不應(yīng)用與 EDA 軟件工具庫中已定義好的原件名作為實(shí)體名，如 or2、 latch 等，且不能用數(shù)字起頭的實(shí)體名，如 74LS160 。4.端口模式（1） IN ：輸入端口。（ 2） OUT ：輸出端口。（ 3） INOUT ：雙向端口。（ 4） BUFFER ：緩沖端口。7.賦值符號和數(shù)據(jù)比較符號表達(dá)式 y < = a表示輸入端口a 的數(shù)據(jù)向輸入端口y 傳輸，或解釋為信號a 向信號 y 賦值。VHDL 要求賦值符“<=”兩邊的信號的數(shù)據(jù)類型必須一致。12.文件取名和存盤QuartusII 建議程序的文件名盡量與改程序的模塊名一致，而VHDL存盤的文件名與此文件程序的模塊名的大小寫不必一致。選 1 多路選擇器及其VHDL描述 2STD_LOGIC 所定義的九種數(shù)據(jù)的含義是： U表示未初始化的； X 表示強(qiáng)未知的； 0 表示強(qiáng)邏輯 0； 1表示邏輯 1； Z表示高阻態(tài)；