第8章 常見EDA設計中的工程問題

1、第8章 常見eda設計中的工程問題 eda設計 第八章 常見eda設計中的工程問題 eda設計 第8章 常見eda設計中的工程問題 在eda設計中將會有很多實際工程問題需要考慮， 主 要有： 觸發(fā)器的建立時間和保持時間； 局部組合規(guī)律競爭和冒險； eda設計中的同步電路、時鐘問題； 面積與速度之間的關系； 低功耗設計原則； 數(shù)字系統(tǒng)設計中的可編程器件的選擇方案等。 eda設計 1 建立時間和保持時間 1)建立時間(setup time)是指在觸發(fā)器的時 鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間， 假如建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升 沿被打入觸發(fā)器。 2)保持時間(hold time)是

2、指在觸發(fā)器的時 鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 假如保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā) 器。 eda設計 2 競爭和冒險 ( 1)毛刺的產(chǎn)生： 由于cpld內(nèi)部通過連線和規(guī)律單元時，都有肯定的延 時；信號的凹凸電平轉換也需要肯定的過渡時間。故 在信號變化的瞬間，往往會消失一些不正確的尖峰信號， 這些尖峰信號稱為“毛刺”。假如一個組合規(guī)律電路中有 “毛刺”消失，就說明該電路存在“冒險”,就有可能出 現(xiàn)錯誤的規(guī)律運算結果。 ( 2) 毛刺消退: 消退毛刺信號是fpga設計中的一個重要問題。毛刺問 題在電路連線上是找不出緣由的，只能從規(guī)律設計上實行 措施加以解決。 eda設計 消退毛刺

3、的一般方法有以下幾種： 1)利用冗余項消退毛刺; 2)采樣法 在輸出信號的保持時間內(nèi)，用肯定寬度的高電平脈沖與 輸出信號做規(guī)律“與”運算，由此獵取輸出信號的電平值。 如下圖： 用規(guī)律“與”采樣法 eda設計 采樣法仿真波形圖 采樣脈沖毛刺信號 去除毛刺后 的輸出信號 eda設計 3)濾波法 增加輸出濾波，在輸出端接上小電容c可以濾除毛刺。 a 毛刺輸入信號 a組合規(guī)律r ac t a t eda設計 3 eda設計中的同步電路所謂同步電路，是指時序電路共享同一個時鐘clk, 全部操作都是在嚴格的時鐘掌握下完成的。而全部的狀態(tài) 變化都發(fā)生在時鐘的上升沿(或下降沿)。 一般利用同步電路來產(chǎn)生清除和

4、置位信號。在用硬件 描述語言的設計中可以用如下的方式來描述： 同步清零源程序代碼如下：process begin wait until clkevent and clk='1' if rst='1' then count=(others='0'); else count=count+1; end if; end process; eda設計 4 時鐘問題 在設計pld時通常采納幾種時鐘類型。時鐘 可分為如下四種類型：全局時鐘、門控時鐘、多 級規(guī)律時鐘。 pld/fpga都具有特地的全局時鐘引腳，它 直接連到器件中的每一個寄存器。這種全局時鐘 供應

5、器件中最短的時鐘到輸出的延時。 pld/f pga都具有特地的全局時鐘引腳，它 直接連到器件中的每一個寄存器。這種全局時鐘 供應器件中最短的時鐘到輸出的延時。 應盡量在設計項目中采納全局時鐘。 eda設計 5 面積與速度之間的關系“面積”指的是一個設計消耗cpld/fpga 的規(guī)律資源 的數(shù)量。 “速度”指設計在芯片上穩(wěn)定運行，所能夠達到的最 高頻率，由設計的時序狀況打算。 面積(area)和速度(speed)這兩個指標貫穿著 cpld/fpga設計的始終，是設計質量的評價的終極標準。設計目標：在滿意設計時序要求(包含對設計頻率的 要求)的前提下，占用最小的芯片面積；或者在所規(guī)定的 面積下，使

6、設計時序頻率更高。 eda設計 6 低功耗設計原則1) 可編程芯片的功耗包括靜態(tài)功耗和動態(tài)功耗兩部分。 靜態(tài)功耗：主要是可編程芯片在非激活狀態(tài)下由漏電流 引起的。 動態(tài)功耗：主要是由于可編程芯片在激活狀態(tài)下由芯片 內(nèi)部節(jié)點或輸入、輸出引腳上的電平轉換引起的。 2)可編程器件的功耗主要由以下因素打算： 芯片的供電電壓、器件的結構、資源的利用率(互連 線、規(guī)律單元和i/o單元使用的數(shù)量)、時鐘頻率、信號 翻轉速率、輸出引腳的數(shù)量以及輸出驅動負載的大小等。 eda設計 6 低功耗設計原則 3)集成設計中功耗優(yōu)化基本可以概括為兩種思路：一種是降低電源電壓。 另一種是利用數(shù)字集成電路常用的低功耗設計原理

7、，在電路設計 過程中，通過減小節(jié)點的電平轉換次數(shù)和節(jié)點的負載電容之積，即減 少節(jié)點的有效轉換電容來達到減小功耗的目的。 例如： 在行為級設計上選擇合適的算法(優(yōu)化操作和編碼); 在結構級上選擇合適的結構和劃分(優(yōu)化結構); 在門級上選擇合適的規(guī)律結構(優(yōu)化規(guī)律); 。 允許時輸入/輸出引腳盡可能避開接上拉或下拉電阻(優(yōu)化 i/o )。 eda設計 7 可編程器件的選擇原則1) 從系統(tǒng)設計角度的目標器件選擇原則:主流芯片原則: 器件的價格往往并不是完全和器件的容量、速 度成比例關系，而是和該器件是否是目前的主流 推廣器件有關。 多片系統(tǒng)原則: 假如系統(tǒng)的局部適用于cpld,另一局部適用 于fpg

8、a,則完全可采納多器件的復合系統(tǒng)結構， 既有利于降低成本，又能加快設計進程。 eda設計 7 可編程器件的選擇原則一般狀況下： 利用fpga芯片資源豐富的特點，完成各種算法、運算、 掌握、時序規(guī)律等功能， 提高集成度； 利用cpld芯片速度快、保密性好的特點，完成快速譯 碼、掌握、加密等規(guī)律功能。 eda設計 7 可編程器件的選擇原則2) 從器件資源角度的目標器件選擇原則： 器件的規(guī)律資源和目標系統(tǒng)的規(guī)律需求相匹配； 器件的i/o腳的數(shù)目需滿 足目標系統(tǒng)的要求；系統(tǒng)的時鐘頻率要滿意器件元胞、布線的時延限制要求。 eda設計 7 可編程器件的選擇原則3) 從器件管腳來確定在用戶系統(tǒng)的fpga設計實現(xiàn)中，一般的規(guī)章是: 盡量避開人為固定i/o管腳； 應盡量避開將相關的i/o管腳集中固定于