硬件描述語(yǔ)言實(shí)驗(yàn)

1、硬件描述語(yǔ)言實(shí)驗(yàn)報(bào)告學(xué) 院： 學(xué)號(hào)： 姓名： 專 業(yè)： 實(shí)驗(yàn)時(shí)間： 實(shí)驗(yàn)地點(diǎn)： 指導(dǎo)教師： 年 月實(shí)驗(yàn)一 簡(jiǎn)單組合邏輯設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康募耙螅?.掌握基本組合邏輯電路的實(shí)現(xiàn)方法。2.初步了解兩種基本組合邏輯電路的生成方法。3.學(xué)習(xí)測(cè)試模塊的編寫(xiě)。4.通過(guò)綜合和布局布線了解不同層次仿真的物理意義。二、實(shí)驗(yàn)設(shè)備及要求裝有modesim和synplify的電腦一臺(tái)3、 實(shí)驗(yàn)內(nèi)容與步驟1. 實(shí)驗(yàn)內(nèi)容：本次實(shí)驗(yàn)采用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)可綜合的數(shù)據(jù)比較器，其功能是比較數(shù)據(jù)a與數(shù)據(jù)b的結(jié)果，如果兩個(gè)數(shù)據(jù)相同，則輸出結(jié)果1，否則給出結(jié)果0；并寫(xiě)出測(cè)試模型，使其進(jìn)行比較全面的測(cè)試。2. 實(shí)驗(yàn)步驟：

2、（1）建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊對(duì)源文件進(jìn)行比較全面的測(cè)試；（2）編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并進(jìn)行仿真；（3）觀察綜合后生成的文件和源文件的不同點(diǎn)和相同點(diǎn)。（4）綜合時(shí)采用不同的FPGA器件，觀察綜合后的結(jié)果有什么不同。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理：1.RTL圖及仿真后波形圖：2. 綜合后的電路圖：五、分析與討論：1.課本練習(xí)一的測(cè)試方法二中，第二個(gè)initial塊有什么用？它與第一個(gè)initial塊有什么關(guān)系？答：測(cè)試方法二中的第二個(gè)initial用來(lái)暫停仿真以便觀察仿真波形，它與第一個(gè)initial是并行關(guān)系2.如果在第二個(gè)initial塊中，沒(méi)有寫(xiě)

3、出#10000或者$stop，仿真會(huì)如何進(jìn)行？答：如果沒(méi)有寫(xiě)#10000，仿真會(huì)直接停止，沒(méi)有$stop，仿真不會(huì)結(jié)束。3. 比較兩種測(cè)試方法，哪一種更全面？答：第二種測(cè)試方法更全面，測(cè)試了更多種的變換的情況。實(shí)驗(yàn)二 簡(jiǎn)單分頻時(shí)序邏輯電路的設(shè)計(jì)1、 實(shí)驗(yàn)?zāi)康募耙螅?.掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用；2.掌握verilog語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用；3.學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器；4.學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。2、 實(shí)驗(yàn)設(shè)備及要求裝有modesim和synplify的電腦一臺(tái)3、 實(shí)驗(yàn)內(nèi)容與步驟：1.實(shí)驗(yàn)內(nèi)容：（1）使用always塊和(posedge c

4、lk)或（negedge clk）的結(jié)構(gòu)來(lái)表述時(shí)序邏輯，設(shè)計(jì)1/2分頻的可綜合模型。得到如下波形圖：（2）對(duì)模塊進(jìn)行RTL級(jí)仿真、綜合后門(mén)級(jí)仿真，布局布線仿真；2.實(shí)驗(yàn)步驟：（1）建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試。（2）編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真。得到波形圖。（3）觀察綜合后生成的文件和源文件的不同點(diǎn)和相同點(diǎn)。（4）記錄數(shù)據(jù)并完成實(shí)驗(yàn)報(bào)告。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理：1.RTL圖及仿真后波形圖：2. 綜合后的電路圖：五、分析與討論：1.如果沒(méi)有reset信號(hào)，能否控制2分頻clk_out信號(hào)的相位？答：如果沒(méi)有reset

5、信號(hào)，則無(wú)法控制2分頻clk_out信號(hào)的相位。2.只用clk時(shí)鐘沿的觸發(fā)（即不用2分頻產(chǎn)生的時(shí)鐘沿）如何直接產(chǎn)生4分頻、8分頻、或者16分頻的時(shí)鐘？答：借助一個(gè)整型變量j做計(jì)數(shù)操作。3.如何只用clk時(shí)鐘沿的觸發(fā)直接產(chǎn)生占空比不同的分頻時(shí)鐘？答：借助一個(gè)整型變量j做計(jì)數(shù)操作，從而用clk時(shí)鐘沿的觸發(fā)直接產(chǎn)生4分頻、8分頻或者16分頻的時(shí)鐘，及產(chǎn)生占空比不同的分頻時(shí)鐘。實(shí)驗(yàn)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路1、 實(shí)驗(yàn)?zāi)康募耙螅?.掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用；2.掌握最基本時(shí)序電路的實(shí)現(xiàn)方法；3.學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器；4.學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。

6、二、實(shí)驗(yàn)設(shè)備及要求裝有modesim和synplify的電腦一臺(tái)3、 實(shí)驗(yàn)內(nèi)容與步驟：1.實(shí)驗(yàn)內(nèi)容：（1）復(fù)習(xí)課本，熟悉條件語(yǔ)句的使用方式；（2）建立工程并編寫(xiě)源代碼；（3）綜合并布局布線仿真并分析always語(yǔ)句在時(shí)序邏輯中的作用；（4）學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和仿真。2.實(shí)驗(yàn)步驟：（·1）建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試；（2）編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；（3）觀察綜合后生成的文件和源文件的不同點(diǎn)和相同點(diǎn)；（4）綜合時(shí)采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix

7、III系列，觀察綜合后的結(jié)果有什么不同。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理：1.RTL圖及仿真后波形圖：2. 綜合后的電路圖：五、分析與討論：如果綜合時(shí)采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，想想綜合后的結(jié)果有什么不同？ 答：時(shí)鐘分頻的實(shí)現(xiàn)方法如果是采用行波時(shí)鐘的方式（異步設(shè)計(jì)），容易造成時(shí)鐘偏差，很難控制芯片內(nèi)部的邏輯基本單元中的觸發(fā)器的建立/保持時(shí)間，同時(shí)不同芯片的內(nèi)部參數(shù)也有所不同，同一代碼的時(shí)序分析結(jié)果分析得不同也很正常。如果分頻后的時(shí)鐘作為后級(jí)設(shè)計(jì)的工作時(shí)鐘，那么整個(gè)設(shè)計(jì)不只使用一個(gè)主時(shí)鐘，而是用多個(gè)時(shí)鐘來(lái)實(shí)現(xiàn)的話（異步設(shè)計(jì)），存在信號(hào)的

8、跨時(shí)鐘域轉(zhuǎn)換問(wèn)題，跨時(shí)鐘域的信號(hào)如果設(shè)計(jì)不當(dāng)，會(huì)采到亞穩(wěn)態(tài)。實(shí)驗(yàn)四 阻塞賦值與非阻塞賦值的區(qū)別1、 實(shí)驗(yàn)?zāi)康募耙螅?.通過(guò)實(shí)驗(yàn)，掌握阻塞賦值與非阻塞賦值的概念與區(qū)別；2.深入理解順序執(zhí)行和并發(fā)執(zhí)行的概念。3.了解非阻塞和阻塞賦值的不同使用場(chǎng)合；4.學(xué)習(xí)測(cè)試模塊的編寫(xiě)，綜合和不同層次的仿真。二、實(shí)驗(yàn)設(shè)備及要求：裝有modesim和synplify的電腦一臺(tái)3、 實(shí)驗(yàn)內(nèi)容與步驟：1.實(shí)驗(yàn)內(nèi)容：（1）本次實(shí)驗(yàn)參照課本上的練習(xí)三，采用Verilog HDL語(yǔ)言描述兩個(gè)模塊，分別包含有阻塞和非阻塞賦值語(yǔ)句；（2）編寫(xiě)測(cè)試模塊，在相同輸入信號(hào)的條件下，比較阻塞與非阻塞語(yǔ)句的輸出結(jié)果；（3）對(duì)模塊進(jìn)行RT

9、L級(jí)仿真、綜合后門(mén)級(jí)仿真，布局布線仿真；（4）分析阻塞賦值與非阻塞賦值的區(qū)別。2.實(shí)驗(yàn)步驟：（1）仔細(xì)閱讀課本，建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試；（2）編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；（3）觀察綜合后生成的兩個(gè)電路結(jié)構(gòu)圖并觀察仿真波形圖，分析阻塞與非阻塞賦值的異同（4）綜合時(shí)采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，觀察綜合后的結(jié)果有什么不同。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理：1.RTL圖及仿真后波形圖：2.綜合后的電路圖：5、 分析與討論：1.解釋說(shuō)明測(cè)試模塊中foreve

10、r語(yǔ)句后若有其他語(yǔ)句，是否能夠執(zhí)行？為什么？答：不能。forever循環(huán)語(yǔ)句常用于產(chǎn)生周期性的波形，用來(lái)作為仿真測(cè)試信號(hào)。它與always不同之處在于它不能獨(dú)立寫(xiě)在程序中，而必須寫(xiě)在initial塊中。2.在blocking模塊中按如下兩種方法，仿真與綜合的結(jié)果會(huì)有什么樣的變化？作出仿真波形，分析綜合結(jié)果。答：a)always（posedge clk）beginc=b;b=a;end可以實(shí)現(xiàn)與上面非阻塞賦值相同的賦值結(jié)果。b)always(posedge clk)b=a;always(posedge clk)c=b;有可能出現(xiàn)競(jìng)爭(zhēng)現(xiàn)象。實(shí)驗(yàn)五 用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路1、 實(shí)驗(yàn)

11、目的及要求：1.掌握用always實(shí)現(xiàn)較大組合邏輯電路的方法；2.進(jìn)一步了解assign與always兩種組合電路實(shí)現(xiàn)方法的區(qū)別和注意點(diǎn)；3.學(xué)習(xí)測(cè)試模塊中隨機(jī)數(shù)的產(chǎn)生和應(yīng)用；4.學(xué)習(xí)綜合不同層次的仿真，并比較結(jié)果。二、實(shí)驗(yàn)設(shè)備及要求裝有modesim和synplify的電腦一臺(tái)三、實(shí)驗(yàn)內(nèi)容與步驟1.實(shí)驗(yàn)內(nèi)容：（1）運(yùn)用always語(yǔ)句塊設(shè)計(jì)一個(gè)8位數(shù)據(jù)選擇器。要求：每路輸入數(shù)據(jù)與輸出數(shù)據(jù)均為4位2進(jìn)制數(shù)，當(dāng)選擇開(kāi)關(guān)（至少3位）或輸入數(shù)據(jù)發(fā)生變化時(shí)，輸出數(shù)據(jù)也相應(yīng)地變化；（2）寫(xiě)出測(cè)試模塊，對(duì)模塊的功能進(jìn)行測(cè)試；（3）對(duì)模塊進(jìn)行RTL級(jí)仿真、綜合后門(mén)級(jí)仿真，布局布線仿真。 2.實(shí)驗(yàn)步驟：（1）

12、仔細(xì)閱讀課本，建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試；（2）編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；（3）觀察綜合后生成的兩個(gè)電路結(jié)構(gòu)圖并觀察仿真波形圖，分析assign與always兩種組合電路實(shí)現(xiàn)方法的區(qū)別和注意點(diǎn)；（4）綜合時(shí)采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，觀察綜合后的結(jié)果有什么不同。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理：1.RTL圖及仿真后波形圖：.2.綜合后的電路圖：五、分析與討論：1.分析用assign語(yǔ)句和always語(yǔ)句進(jìn)行組合邏輯設(shè)計(jì)時(shí)有什么異同點(diǎn)？答：verilog語(yǔ)言中的賦值語(yǔ)句有兩種，一種是持續(xù)賦值語(yǔ)句(assign語(yǔ)句)，另一種是過(guò)程賦值語(yǔ)句(always語(yǔ)句)。持續(xù)賦值語(yǔ)句(assign語(yǔ)句)主要用于對(duì)wire型