數(shù)字電路功能與實(shí)現(xiàn)

1、實(shí)驗(yàn)課程名稱(chēng)：FPGA原理及應(yīng)用實(shí)驗(yàn)項(xiàng)目名稱(chēng)數(shù)字電路功能與實(shí)現(xiàn)實(shí)驗(yàn)成績(jī)實(shí) 驗(yàn) 者 潘冬冬專(zhuān)業(yè)班級(jí)信息SY1301組 別同 組 者/實(shí)驗(yàn)日期2015.12.24數(shù)字電路功能與實(shí)現(xiàn)實(shí)驗(yàn)1.1實(shí)驗(yàn)?zāi)康?一4位全加器實(shí)驗(yàn) （1）熟悉 ISE9.1 開(kāi)發(fā)環(huán)境，掌握工程的生成方法；（2）熟悉 SEED-XDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境；（3）了解 Verilog HDL語(yǔ)言在 FPGA 中的使用；（4）了解4位全加器的Verilog HDL語(yǔ)言實(shí)現(xiàn)。二觸發(fā)器實(shí)驗(yàn)（1）熟悉 ISE9.1 開(kāi)發(fā)環(huán)境，掌握工程的生成方法；（2）熟悉 SEED-XDTK XUPV2 Pro 實(shí)驗(yàn)環(huán)境；（3）了解 Verilo

2、g HDL語(yǔ)言在 FPGA 中的使用；（4）了解觸發(fā)器的Verilog HDL語(yǔ)言實(shí)現(xiàn)。三8位計(jì)數(shù)器實(shí)驗(yàn)（1） 熟悉 ISE9.1 開(kāi)發(fā)環(huán)境，掌握工程的生成方法；（2） 熟悉 SEED-XDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境；（3） 了解 Verilog HDL語(yǔ)言在 FPGA 中的使用；（4） 通過(guò)掌握8位計(jì)數(shù)器的Verilog HDL設(shè)計(jì)，了解數(shù)字電路的設(shè)計(jì)。1.2實(shí)驗(yàn)內(nèi)容一4位全加器實(shí)驗(yàn)（1）用Verilog HDL語(yǔ)言設(shè)計(jì)4位全加器，進(jìn)行功能仿真驗(yàn)證；（2）使用chipscope-Pro 生成 ILA/ICON 核，在線觀測(cè)調(diào)試。二觸發(fā)器實(shí)驗(yàn)（1）用Verilog HDL語(yǔ)言設(shè)計(jì)D觸發(fā)器

3、、JK觸發(fā)器和JK觸發(fā)器轉(zhuǎn)換的D觸發(fā)器，進(jìn)行功能仿真驗(yàn)證；（2）使用chipscope-Pro 生成 ILA/ICON 核，在線觀測(cè)調(diào)試。三8位計(jì)數(shù)器實(shí)驗(yàn)（1） 用Verilog HDL語(yǔ)言設(shè)計(jì)8位計(jì)數(shù)器，進(jìn)行功能仿真驗(yàn)證；（2） 使用chipscope-Pro 生成 ILA/ICON 核，在線觀測(cè)調(diào)試。1.3實(shí)驗(yàn)準(zhǔn)備（1）將 USB 下載電纜與計(jì)算機(jī)及 XUPV2Pro 板的 J8 連接好； （2）將 RS232 串口線一端與計(jì)算機(jī)連接好，另一端與板卡的 J11 相連接； （3）啟動(dòng)計(jì)算機(jī)后，將 XUPV2Pro 板的電源開(kāi)關(guān) SW11 打開(kāi)到 ON 上。觀察 XUPV2Pro 板上的2.5

4、V，3.3V，1.5V 的電源指示燈是否均亮，若有不亮的，請(qǐng)斷開(kāi)電源，檢查電源；1.4實(shí)驗(yàn)步驟一4位全加器實(shí)驗(yàn)（1）創(chuàng)建工程及設(shè)計(jì)輸入1） 在E：project目錄下，新建名為count8的新工程；器件族類(lèi)型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”2）設(shè)計(jì)輸入，在源代碼窗口中單擊右鍵，在彈出的菜單中選擇New Source，在彈出的對(duì)話框中選擇Verilog Moudle ，在右

5、端的File name 中輸入源文件名adder4，下面各步點(diǎn)next，然后在彈出的源代碼編輯框內(nèi)輸入前面所示的源代碼并保存即可。（2) 功能仿真1）在sources窗口sources for中選擇Behavioral Simulation；2）由Test Bench WaveForm添加激勵(lì)源，如下圖所示。圖8-2 波形激勵(lì)編輯窗口然后在processes窗口中點(diǎn)擊simulater behavioral model即開(kāi)始仿真，仿真結(jié)果如下：圖8-3 仿真結(jié)果從圖中可以驗(yàn)證由Verilog HDL語(yǔ)言設(shè)計(jì)的4位全加器的工作是正確的。由于此全加器沒(méi)有時(shí)鐘輸入，所以不必進(jìn)行User Constr

6、aints。（3）用chipscope進(jìn)行在線調(diào)試這里使用的是核生成法。1） 生成chipscope核代碼比較簡(jiǎn)單，這里只需要ICON和VIO這兩個(gè)核即可。打開(kāi)chipscope pro core generator，下面的8-4圖至8-6圖是ICON核的生成過(guò)程，8-7圖至8-8圖是VIO核的生成過(guò)程。圖8-4 操作示意圖8-5操作示意在output netlist位置指向adder4所在的路徑，在device family里選virtex2p器件，由于只用了VIO核，所以ICON的控制端口數(shù)設(shè)置為1。圖8-6 操作示意如上圖中選定HDL語(yǔ)言為verilog，綜合工具為xilinx XST。

7、 在接下來(lái)的VIO和生成過(guò)程中，選定VIO前的復(fù)選框進(jìn)入VIO核的生成過(guò)程。路徑也選擇adder4所在位置，器件類(lèi)型為virtex2p，然后在輸入輸出端口設(shè)置過(guò)程中選定異步輸入端口和異步輸出端口。如下面兩圖所示。 圖8-7 操作示意 圖8-8 操作示意2） 添加ICON和VIO核到工程 點(diǎn)擊file>open，在adder4所在位置找到icon_xst_example.v和vio_xst_example.v文件并打開(kāi)，將兩部分的模塊聲明加到源代碼中endmodule后面，然后分別將icon_xst_example.v，vio_xst_example.v示例中例化模塊所用到的代碼加到add

8、er4.v相應(yīng)的位置，并進(jìn)行修改，最后得到的代碼如下：module adder4(cout,sum);output3:0 sum;output cout;wire 3:0 ina,inb;wire cin;wire 35:0control0;wire 13:0 async_in;wire 8:0 async_out;icon i_icon ( .control0(control0) );vio i_vio ( .control(control0), .async_in(async_in), .async_out(async_out) );assign async_in3:0=ina3:0;as

9、sign inb3:0=async_out7:4;assign cin=async_out8;assign cout,sum=ina+inb+cin;endmodulemodule icon ( control0 ); output 35:0 control0;endmodulemodule vio ( control, async_in, async_out ); input 35:0 control; input 13:0 async_in; output 8:0 async_out;endmodule 然后在ISE里進(jìn)行綜合、實(shí)現(xiàn)并generate programming file。3）

10、 在chipscope里觀測(cè)調(diào)試 點(diǎn)擊analyze design using chipscope進(jìn)入chipscope pro analyzer窗口，點(diǎn)擊圖標(biāo)，找到前面生成的比特文件，在所用器件名上右擊然后選configuration將bit文件下載到板子上，然后打開(kāi)vio consle窗口，在這里即可進(jìn)行觀測(cè)調(diào)試，調(diào)試結(jié)果如下面兩圖所示。圖8-9 調(diào)試結(jié)果圖8-10 調(diào)試結(jié)果在這里可以看出全加器的設(shè)計(jì)是正確的。二觸發(fā)器實(shí)驗(yàn)（1） D觸發(fā)器設(shè)計(jì)1）創(chuàng)建工程 及設(shè)計(jì)輸入在E：project目錄下，新建名為dtrigger的新工程；器件族類(lèi)型（Device Family）選擇“Virtex2P”

11、器件型號(hào)（Device）選“XC2VP30 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”設(shè)計(jì)輸入，在源代碼窗口中單擊右鍵，在彈出的菜單中選擇New Source，在彈出的對(duì)話框中選擇Verilog Moudle ，在右端的File name 中輸入源文件名dtrigger，下面各步點(diǎn)next，然后在彈出的源代碼編輯框內(nèi)輸入D觸發(fā)器的源代碼并保存即可。2）功能仿真在sources窗口sources for中選擇Behavioral Simulation；由Test Bench Wa

12、veForm添加激勵(lì)源，如下圖所示； 然后在processes窗口中點(diǎn)擊simulater behavioral model開(kāi)始仿真，仿真結(jié)果如下：圖8-15仿真結(jié)果從圖中可以驗(yàn)證由Verilog HDL語(yǔ)言設(shè)計(jì)的D觸發(fā)器的工作是正確的。3） 添加引腳約束首先對(duì)生成的工程進(jìn)行綜合；添加引腳約束。雙擊User Constraints 下的Assign Package Pins， 4） Chipscope進(jìn)行調(diào)試這里也是用的核生成法，所用到的核有ICON核和VIO核。生成ICON核和VIO核核的生成過(guò)程同4位加法器里的生成過(guò)程一樣。ICON的生成中文件路徑指向dtrigger所在位置，器件類(lèi)型為v

13、irtex2p，控制端口數(shù)為1，語(yǔ)言為verilog，綜合工具為xilinx XST。VIO的生成中，異步輸入端口寬度為3，異步輸出端口數(shù)為1。添加ICON和VIO核到工程 點(diǎn)擊file>open，在dtrigger所在位置找到icon_xst_example.v和vio_xst_example.v文件并打開(kāi)，將兩部分的模塊聲明加到源代碼中endmodule后面，然后分別將icon_xst_example.v，vio_xst_example.v示例中例化模塊所用到的代碼加到dtrigger.v相應(yīng)的位置，并進(jìn)行修改，最后得到的代碼如下：module dtrigger(Q,QB,clk);

14、input clk;output Q,QB;reg Q,QB;wire D;wire 35:0control0;wire 2:0async_in;wire async_out;assign async_in0=D;assign async_in1=Q;assign async_in2=QB;assign D=async_out;icon i_icon ( .control0(control0) ); vio i_vio ( .control(control0), .async_in(async_in), .async_out(async_out) );always (negedge clk)b

15、eginQ<=D;QB=Q;endendmodulemodule icon ( control0 ); output 35:0 control0;endmodulemodule vio ( control, async_in, async_out ); input 35:0 control; input 2:0 async_in; output 0:0 async_out;endmodule在chipscope里觀測(cè)調(diào)試 點(diǎn)擊analyze design using chipscope進(jìn)入chipscope pro analyzer窗口，點(diǎn)擊圖標(biāo)，找到前面生成的比特文件，在所用器件名上右

16、擊然后選configuration將bit文件下載到板子上，然后打開(kāi)vio console窗口，在這里即可進(jìn)行觀測(cè)調(diào)試，調(diào)試結(jié)果如下面兩圖所示。 圖8-17調(diào)試結(jié)果 圖8-18 調(diào)試結(jié)果（2） JK觸發(fā)器設(shè)計(jì)1） 創(chuàng)建工程 及設(shè)計(jì)輸入在E：project目錄下，新建名為jktrigger的新工程；器件族類(lèi)型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”設(shè)計(jì)輸入，在源代碼窗口中單擊右鍵，

17、在彈出的菜單中選擇New Source，在彈出的對(duì)話框中選擇Verilog Moudle ，在右端的File name 中輸入源文件名jktrigger，下面各步點(diǎn)next，然后在彈出的源代碼編輯框內(nèi)輸入JK觸發(fā)器的源代碼并保存即可，工程名稱(chēng)為jktrigger。2） 功能仿真由Test Bench WaveForm添加激勵(lì)源，如下圖所示。圖8-19 波形激勵(lì)編輯窗口仿真結(jié)果如下圖所示：圖8-20仿真結(jié)果由圖中可以看出JK觸發(fā)器的設(shè)計(jì)是正確的。3）添加引腳約束首先對(duì)生成的工程進(jìn)行綜合；添加引腳約束。雙擊User Constraints 下的Assign Package Pins，由于采用chi

18、pscope進(jìn)行調(diào)試，因此引腳約束只需要添加時(shí)鐘引腳的約束就可以了，如圖8-21所示。 圖8-21引腳約束4）Chipscope進(jìn)行調(diào)試 用核生成法，所用到的核有ICON核和VIO核。 按照前面的步驟生成ICON核和VIO核并將它們添加到工程。ICON核的控制端口數(shù)為1，VIO核的異步輸入端口寬度為4，異步輸出端口寬度為2。 最后得到的代碼如下：module jktrigger(Q,QB,clk);input clk;output Q,QB;reg Q;wire J;wire K;wire 35:0control0;wire 3:0async_in;wire 1:0async_out;icon

19、 i_icon ( .control0(control0) ); vio i_vio ( .control(control0), .async_in(async_in), .async_out(async_out) );assign async_in0=J;assign async_in1=K;assign async_in2=Q;assign async_in3=QB;assign J=async_out0;assign K=async_out1;assign QB=Q;always(negedge clk)begincase(J,K)2'b00 : Q <= Q;2'

20、b01 : Q <= 1'b0;2'b10 : Q <= 1'b1;2'b11 : Q <= Q;default: Q<= 1'bx;endcaseendendmodulemodule icon ( control0 ); output 35:0 control0;endmodulemodule vio ( control, async_in, async_out ); input 35:0 control; input 3:0 async_in; output 1:0 async_out;endmodule在chipscope

21、pro analyzer里的VIO console里觀測(cè)到的調(diào)試結(jié)果如下面幾圖所示： 圖8-22調(diào)試結(jié)果J=1，K=0時(shí)，將Q置1。 圖8-23調(diào)試結(jié)果J=0，K=0時(shí)，Q保持不變。 圖8-24調(diào)試結(jié)果J=0，K=1時(shí)，將Q置0 圖 8-25調(diào)試結(jié)果 圖8-26 調(diào)試結(jié)果J=1，K=1時(shí)可以看到Q和QB不斷地翻轉(zhuǎn)。因此，從調(diào)試結(jié)果分析可知JK觸發(fā)器的設(shè)計(jì)是正確的。（3）JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器的設(shè)計(jì)1） 創(chuàng)建工程 及設(shè)計(jì)輸入 在E：project目錄下，新建名為jkdtrigger的新工程；器件族類(lèi)型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP3

22、0 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator” 設(shè)計(jì)輸入，在源代碼窗口中單擊右鍵，在彈出的菜單中選擇New Source，在彈出的對(duì)話框中選擇Verilog Moudle ，在右端的File name 中輸入源文件名jkdtrigger，下面各步點(diǎn)next，然后在彈出的源代碼編輯框內(nèi)輸入JK觸發(fā)器的源代碼并保存即可，工程名稱(chēng)為jkdtrigger。2） 功能仿真由Test Bench WaveForm添加激勵(lì)源，如下圖所示：圖8-27波形激勵(lì)編輯窗口仿真結(jié)果如下圖所示： 圖8-

23、28仿真波形從圖中可以看出此設(shè)計(jì)是正確的。3）添加引腳約束首先對(duì)生成的工程進(jìn)行綜合；添加引腳約束。雙擊User Constraints 下的Assign Package Pins，由于采用chipscope進(jìn)行調(diào)試，因此引腳約束只需要添加時(shí)鐘引腳的約束就可以了，如圖所示：圖8-29引腳約束4）Chipscope進(jìn)行調(diào)試 用核生成法，所用到的核有ICON核和VIO核。 按照前面的步驟生成ICON核和VIO核并將它們添加到工程。ICON核的控制端口數(shù)為1，VIO核的異步輸入端口寬度為5，異步輸出端口寬度為1。最后得到的代碼如下：module jkdtrigger(cp,Qn,Qnb);input

24、cp;output Qn,Qnb;wire D;wire J,K;wire 35:0control0;wire 4:0async_in;wire async_out;assign async_in0=D;assign async_in1=J;assign async_in2=K;assign async_in3=Qn;assign async_in4=Qnb;assign D=async_out;icon i_icon ( .control0(control0) ); vio i_vio ( .control(control0), .async_in(async_in), .async_out

25、(async_out) );jktrigger a2(Qn,Qnb,J,K,cp);not a1(K,D);assign J=D;endmodule module jktrigger(Q,QB,J,K,clk);reg Q;assign QB=Q;always(negedge clk)begincase(J,K)2'b00 : Q <= Q;2'b01 : Q <= 1'b0;2'b10 : Q <= 1'b1;2'b11 : Q <= Q;default: Q<= 1'bx;endcaseendendmod

26、ulemodule icon ( control0 ); output 35:0 control0;endmodulemodule vio ( control, async_in, async_out ); input 35:0 control; input 4:0 async_in; output 0:0 async_out;endmodule在chipscope pro analyzer里的VIO console里觀測(cè)到的調(diào)試結(jié)果如下面兩圖所示： 圖8-30調(diào)試結(jié)果 圖8-31調(diào)試結(jié)果從圖中可以看出此觸發(fā)器的設(shè)計(jì)是正確的。三8位計(jì)數(shù)器實(shí)驗(yàn)(1) 創(chuàng)建工程 及設(shè)計(jì)輸入1） 在E：projec

27、t目錄下，新建名為count8的新工程；器件族類(lèi)型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”2）設(shè)計(jì)輸入 ，輸入上面所提到的代碼，保存后如下圖所示。圖8-32設(shè)計(jì)輸入 (2) 功能仿真1）在sources窗口sources for中選擇Behavioral Simulation；2）由Test Bench WaveForm 添加激勵(lì)源，由于本工程中源代碼比較簡(jiǎn)單，只需要對(duì)reset

28、信號(hào)進(jìn)行適當(dāng)?shù)脑O(shè)置就可以了； 圖8-33仿真波形 (3) 添加引腳約束1）首先對(duì)生成的工程進(jìn)行綜合；2）添加引腳約束。雙擊User Constraints 下的Assign Package Pins，由于采用chipscope進(jìn)行調(diào)試，因此引腳約束只需要添加時(shí)鐘引腳的約束就可以了，如圖所示： 圖8-34 引腳約束 (4) 添加chipscope核由于要對(duì)模塊進(jìn)行實(shí)時(shí)的控制，因此在這里需要2個(gè)ICON核，1個(gè)ILA核，1個(gè)VIO核。采用核生成法，生成核的聲明分別如下：/-/ ICON core module declaration/-module icon ( control0, control

29、1 ); output 35:0 control0; output 35:0 control1;endmodule/-/ ILA core module declaration/-module ila ( control, clk, trig0, trig1 ); input 35:0 control; input clk; input 7:0 trig0; input 0:0 trig1;endmodule/-/ VIO core module declaration/-module vio ( control, async_in, async_out ); input 35:0 contr

30、ol; input 7:0 async_in; output 0:0 async_out;endmodule將模塊聲明加到源代碼中endmodule后面，然后分別將icon_xst_example，ila_xst_example，vio_xst_example示例中例化模塊所用到的代碼加到count8相應(yīng)的位置，并進(jìn)行修改，最后得到的代碼如下：module count8(out,clk);output7:0 out;input clk;reg7:0 out;wire reset; / ICON core wire declarations wire 35:0 control_ila; wire

31、 35:0 control_vio; / ILA Core wire declarations wire clk; wire 7:0 trig0; wire 0:0 trig1; assign trig0 = out; assign trig1 = reset; / VIO Core wire declarations wire 7:0 async_in; wire 0:0 async_out;assign reset = async_out;assign async_in = out;/count8 always (posedge clk)beginif (reset) out<=0; /同步復(fù)位else out<=out+1; /計(jì)數(shù)end /