Cadence軟件介紹

1、Cadence軟件介紹Cadence 是一個大型的EDA 軟件，它幾乎可以完成電子設(shè)計的方方面面，包括ASIC 設(shè)計、FPGA 設(shè)計和PCB 板設(shè)計。Cadence 在仿真、電路圖設(shè)計、自動布局布線、版圖設(shè)計及驗證等方面有著絕對的優(yōu)勢。Cadence 包含的工具較多幾乎包括了EDA 設(shè)計的方方面面。下面主要介紹其產(chǎn)品線的范圍。 1、板級電路設(shè)計系統(tǒng)    包括原理圖輸入、生成、模擬數(shù)字/混合電路仿真，fpga設(shè)計，pcb編輯和自動布局布線mcm電路設(shè)計、高速pcb版圖的設(shè)計仿真等等。包括：    A、Concept HDL原理圖設(shè)計輸

2、入工具, 有for NT和for Unix的產(chǎn)品。    B、Check Plus HDL原理圖設(shè)計規(guī)則檢查工具。（NT & Unix）    D、AllegroExpert專家級PCB版圖編輯工具（NT & Unix)    E、SPECTRA Expert AutoRouter 專家級pcb自動布線工具    F、SigNoise信噪分析工具    G、EMControl 電磁兼容性檢查工具   

3、 H、Synplify FPGA / CPLD綜合工具    I、HDL Analyst HDL分析器    J、Advanced Package Designer先進的MCM封裝設(shè)計工具2、Alta系統(tǒng)級無線設(shè)計    這部分包括：    A、SPW (Cierto Signal Processing Work System)信號處理系統(tǒng)。    可以說，spw包括了matlab的很多功能，連demo都有點象。它是面向電子系統(tǒng)的模塊化設(shè)計、仿真

4、和實現(xiàn)的環(huán)境。它的通常的應(yīng)用領(lǐng)域包括無線和有線載波通信、多媒體和網(wǎng)絡(luò)設(shè)備。在進行算法設(shè)計、濾波器設(shè)計、c Code生成、軟/硬件結(jié)構(gòu)聯(lián)合設(shè)計和硬件綜合的理想環(huán)境。    它里面非常有意思的就是信號計算器。推薦精選    B、HDS (Hardware Design System)硬件系統(tǒng)設(shè)計系統(tǒng)    它現(xiàn)在是SPW的集成組件之一。包括仿真、庫和分析擴展部分?？梢赃M行spw的定點分析行為級和rtl級的代碼生成。    C、Mutimedia多媒體 （Multimedia De

5、sign Kit)    它可以進行多媒體應(yīng)用的設(shè)計，包括電視會議系統(tǒng)、數(shù)字電視等等以及任何種類的圖象處理系統(tǒng)的設(shè)計。    D、無線技術(shù)Wireless（IS-136 Verification Environment)    無線電技術(shù)標(biāo)準(zhǔn)系統(tǒng)級驗證工具，可以在系統(tǒng)級的抽象層上生成、開發(fā)和改進遵守IS-54/136 標(biāo)準(zhǔn)的信號處理算法。在完成硬件結(jié)構(gòu)設(shè)計后，就可以使用hds直接生成可綜合的hdl描述和相應(yīng)的標(biāo)準(zhǔn)檢測程序（testbench）。    E、IS-95無線標(biāo)準(zhǔn)系

6、統(tǒng)級驗證    同上。    F、BONeS網(wǎng)絡(luò)協(xié)議分析和驗證的設(shè)計工具。    它是一套軟件系統(tǒng)，專門用來做多媒體網(wǎng)絡(luò)結(jié)構(gòu)和協(xié)議的設(shè)計的。可以用來快速的生成和分析結(jié)構(gòu)單元之間的信息流的抽象模型，并建立一個完整的無線網(wǎng)絡(luò)的運作模型。例如，用戶可以改進atm轉(zhuǎn)換器的算法，并建立其基于微處理器包括高速緩存和內(nèi)存和總線、通信處理方法的應(yīng)用模型。    G、VCC 虛擬協(xié)同設(shè)計工具包    它是用來進行基于可重用的ip核的系統(tǒng)級設(shè)計環(huán)境。3、邏輯設(shè)計與驗

7、證（LDV）    LDV包括的模塊有：推薦精選    A、verilog-xl仿真器    B、Leapfrog VHDL仿真器    支持混合語言的仿真，其vhdl語言的仿真是通過編譯后仿真，加快了速度。    C、Affirma NC Verilog仿真器    其主要的特點是適合于大系統(tǒng)的仿真。    D、Affirma NC VHDL仿真器   

8、適用于VHDL語言的仿真。    E、Affirema 形式驗證工具-等價檢驗器    F、Verifault-XL 故障仿真器    用來測試芯片的可測性設(shè)計的。    G、VeriSure代碼覆蓋率檢查工具    H、Envisia Build Gates 綜合工具4、時序驅(qū)動的深亞微米設(shè)計    Cadence 的底層軟件有：    A、邏輯設(shè)計規(guī)劃器。  &#

9、160; 這是用于設(shè)計早期的規(guī)劃工具。其主要用途是延時預(yù)測、生成供綜合工具使用的線路負(fù)載模型。這個工具是用來在物理設(shè)計的早期象邏輯設(shè)計者提供設(shè)計的物理信息。    B、物理設(shè)計規(guī)劃器。    物理設(shè)計的前期規(guī)劃。對于大型設(shè)計而言，物理設(shè)計的前期規(guī)劃非常重要。很多流程中，在前期的物理規(guī)劃(floorplan)結(jié)束后，就需要一次反標(biāo)驗證設(shè)計的時序。     C、SE (Silicon Ensemble)布局布線器    se是一個布局布線的平臺，它可以提供多個布局布線及后期處理軟

10、件的接口。推薦精選    D、PBO Optimization基于布局的優(yōu)化工具    E、CT-GEN 時鐘樹生成工具    F、RC參數(shù)提取 HyperRules規(guī)生成，HyperExtract RC提取，RC簡化，和delay計算    G、Pearl靜態(tài)時序分析    Pearl 除了界面友好的特點外，還有就是可以和spice仿真器交換數(shù)據(jù)來進行關(guān)鍵路徑的仿真。    H、Vampire驗證工具5、全定制ic

11、設(shè)計工具    這部分的工具包括：    A、Virtuos Schematic Composer : IC Design Entry     它是可以進行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。    B、Affirma Analog DEsign Environment     這是一個很好的混合信號設(shè)計環(huán)境    C、Virtuos Layout Editor版圖編輯     它支持參數(shù)化單元，應(yīng)該是一個很好的特性。    D、Affirma Spectra     高級電路仿真器和hspice一類的仿真器。推薦精選    E、Virtuoso Layout Synthesizer    直接的layout生成工具，小規(guī)