數(shù)字系統(tǒng)原理與設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)手冊(cè)

1、實(shí)驗(yàn)一 邏輯門功能測(cè)試及其應(yīng)用研究一、 目的（1） 學(xué)習(xí)掌握TTL集成與非門的邏輯功能及主要參數(shù)測(cè)試方法；（2） 學(xué)習(xí)掌握三態(tài)門邏輯功能，了解“總線”結(jié)構(gòu)的工作原理。二、 原理集成邏輯門是數(shù)字電路中應(yīng)用十分廣泛的最基本的一類器件，為了合理地使用和充分利用其邏輯功能，必須對(duì)它的主要參數(shù)和邏輯功能進(jìn)行測(cè)試，本實(shí)驗(yàn)中采用TTL中速四2輸入與非門74LS00進(jìn)行測(cè)試，74LS00與非門的內(nèi)部電路和引腳排列如附錄所示。1. TTL集成邏輯門電路主要技術(shù)參數(shù)（1）傳輸特性各種類型的TTL門電路，其傳輸特性大同小異，如圖4-1-1所示，這是一條由理論分析所得到的曲線，實(shí)際的曲線，可用實(shí)驗(yàn)的方法求得，如用示波

2、器掃描來(lái)獲得，或者通過(guò)在輸入端輸入不同的直流電壓，利用直流電壓表逐點(diǎn)測(cè)量輸出電壓值的方法得到傳輸特性曲線。圖4-1-1 電壓傳輸特性（2）輸入和輸出的高、低電壓數(shù)字電路中的高、低電壓常用高、低電平來(lái)描述，并規(guī)定在正邏輯體制中，用邏輯0與1分別表示高、低電平。作為門電路的技術(shù)參數(shù)常用高、低電壓表示，以V為單位進(jìn)行量化，有利于具體應(yīng)用。由于不同類型的TTL器件，其特性各不相同，因而其輸入和輸出高、低電壓也各異。74LS00與非門的輸入和輸出的高、低電壓可由其電壓傳輸特性得出。（3）傳輸延遲時(shí)間傳輸延遲時(shí)間是表征門電路開(kāi)關(guān)速度的參數(shù)，它意味著門電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲

3、了多少時(shí)間。一般采用平均傳輸延遲時(shí)間表示，它是一個(gè)瞬態(tài)參數(shù)，它是指與非門輸出波形邊沿的0.5Vm點(diǎn)相對(duì)于輸入波形對(duì)應(yīng)邊沿的0.5Vm點(diǎn)的時(shí)間延遲，如圖4-1-2所示，其中為導(dǎo)通延遲時(shí)間，為截止延遲時(shí)間。則門電路的平均延遲時(shí)間為。平均延遲時(shí)間是衡量門電路開(kāi)關(guān)速度的一個(gè)重要指標(biāo)，按平均延遲時(shí)間的不同，TTL門電路有中速、高速和超高速之分，一般中速門電路的為10ns50ns，高速為2ns10ns，超高速2ns。圖4-1-2 門電路的延遲時(shí)間74LS00中速四2輸入與非門的主要參數(shù)規(guī)范值如表4-1-1所示。表4-1-1 74LS00型與非門主要性能參數(shù)參數(shù)名稱符號(hào)單位測(cè)試條件規(guī)范值輸出高電平VOHVV

4、I =0.8V, IOH =0.4mA2.4輸出低電平VOLVVI =2.0V, IOL =4mA0.4輸出高電平電流IOHmAVI =0.8V, VOH =2.7V0.4輸出低電平電流IOLmAVI =2.0V, VOH =0.5V8輸入漏電流IIHAVI =5V20輸入短路電流IISmAVI =0V0.4輸出高電平時(shí)電源電流ICCHmA1.6輸出低電平時(shí)電源電流ICCLmA4.4開(kāi)門電平VONV1.8關(guān)門電平VOFFV0.8傳輸延遲時(shí)間tpdns30扇出系數(shù)N0同VOH 、VOL82. 三態(tài)門數(shù)字系統(tǒng)中，有時(shí)需要把兩個(gè)或兩個(gè)以上的集成邏輯門的輸出連接起來(lái)，完成一定的邏輯功能。普通TTL門電

5、路的輸出端是不允許直接連線的。三態(tài)門是一種特殊的TTL電路，它允許把輸出端互相連在一起使用。三態(tài)門，簡(jiǎn)稱TSL（Three-state Logic）門，是在普通門電路的基礎(chǔ)上，附加使能控制端和控制電路構(gòu)成的。圖4-1-3所示為三態(tài)門的結(jié)構(gòu)和邏輯符號(hào)，三態(tài)門除了通常的高電平和低電平兩種輸出狀態(tài)外，還有第三種輸出狀態(tài)高阻態(tài)。處于高阻態(tài)時(shí)，電路與負(fù)載之間相當(dāng)于開(kāi)路。圖（a）是使能端高電平有效的三態(tài)與非門，當(dāng)使能端EN=1時(shí)，電路為正常的工作狀態(tài)，與普通的與非門一樣，實(shí)現(xiàn)；當(dāng)EN=0時(shí)，為禁止工作狀態(tài)，Y輸出端呈高阻狀態(tài)。圖（b）是使能端低電平有效的三態(tài)與非門，當(dāng)時(shí)，電路為正常的工作狀態(tài)，實(shí)現(xiàn)；當(dāng)時(shí)，

6、電路為禁止工作狀態(tài)，Y輸出呈高阻狀態(tài)。 （a）使能控制端高電平有效 （b）使能控制端低電平有效 圖4-1-3 三態(tài)門的結(jié)構(gòu)和邏輯符號(hào)三態(tài)電路用途之一就是實(shí)現(xiàn)總線傳輸?？偩€傳輸?shù)姆绞接袃煞N，一種是單向總線，如圖4-1-4（a）所示，功能表見(jiàn)表1-2所示，可實(shí)現(xiàn)信號(hào)A1、A2、A3向總線Y的分時(shí)傳送；另一種是雙向總線，如圖4-1-4（b）所示，功能表見(jiàn)表4-1-3所示，可實(shí)現(xiàn)信號(hào)的分時(shí)雙向傳送。單向總線方式下，要求只有需要傳輸信息的那個(gè)三態(tài)門的控制端處于使能狀態(tài)（EN=1），其余各門皆處于禁止?fàn)顟B(tài)（EN=0），否則會(huì)出現(xiàn)與普通TTL門線與運(yùn)用時(shí)同樣的問(wèn)題，因而是絕對(duì)不允許的。 （a）單向總線方式

7、（b）雙向總線方式圖4-1-4 三態(tài)門總線傳輸方式 表4-1-2 單向總線邏輯功能 表4-1-3 雙線總線邏輯功能使能控制EN1 EN2 EN3輸出Y 1 0 0 0 1 0 0 0 1 0 0 0高阻使能控制EN1 EN2信號(hào)傳輸方向1 00 1 三、內(nèi)容1）TTL與非門邏輯功能的測(cè)試TTL與非門電壓傳輸特性的測(cè)試。要求：自己設(shè)計(jì)電路，測(cè)試TTL的電壓傳輸特性，得到電壓傳輸特性的曲線，并且利用示波器等儀器測(cè)出傳輸延遲時(shí)間。2）用三態(tài)門實(shí)現(xiàn)三路信號(hào)分時(shí)傳送的總線結(jié)構(gòu)?？驁D如圖2-1-8所示，功能如表2-1-3所示。在實(shí)驗(yàn)中要求：（1）靜態(tài)驗(yàn)證 控制輸入和數(shù)據(jù)輸入端加高、低電平，用電壓表測(cè)量輸出

8、高電平、低電平的電壓值。（2）動(dòng)態(tài)驗(yàn)證 控制輸入加高、低電平，數(shù)據(jù)輸入加連續(xù)矩形脈沖，用示波器對(duì)應(yīng)地觀察數(shù)據(jù)輸入波形和輸出波形。（3）動(dòng)態(tài)驗(yàn)證時(shí)，分別用示波器中的AC耦合與DC耦合，測(cè)定輸出波形的幅值Vp-p及高、低電平值。四、注意事項(xiàng)用三態(tài)門實(shí)現(xiàn)分時(shí)傳送時(shí)，不能同時(shí)有兩個(gè)或兩個(gè)以上三態(tài)門的控制端處于使能狀態(tài)。五、預(yù)習(xí)要求（1）根據(jù)設(shè)計(jì)任務(wù)的要求，畫出邏輯電路圖，并注明管腳號(hào)。（2）擬出記錄測(cè)量結(jié)果的表格。（3）完成第七項(xiàng)中的思考題。 六、報(bào)告要求（1）示波器觀察到的波形必須畫在方格紙上，且輸入與輸出波形必須對(duì)應(yīng)，即在一個(gè)相平面上比較二者的香味關(guān)系。（2）根據(jù)要求設(shè)計(jì)的任務(wù)應(yīng)有設(shè)計(jì)過(guò)程和設(shè)計(jì)邏

9、輯圖，記錄實(shí)際檢測(cè)的結(jié)果，并進(jìn)行分析。（3）完成第七項(xiàng)中思考題4七、思考題（1）為什么TTL與非門輸入端懸空就相當(dāng)于輸入邏輯“1”電平？（2）如果用TTL門電路點(diǎn)亮LED發(fā)光二極管，請(qǐng)問(wèn)你是用高電平還是用低電平驅(qū)動(dòng)？是否需要限流電阻？為什么？（3）幾個(gè)三態(tài)門的輸出端是否允許短接？有沒(méi)有條件限制？應(yīng)注意什么問(wèn)題？（4）如何使用示波器來(lái)測(cè)量波形的高、低電平？八、儀器與器材（1）雙蹤示波器 YB4320型 1臺(tái)（2）函數(shù)發(fā)生器 YB1638型 1臺(tái)（3）電路與數(shù)字實(shí)驗(yàn)箱 YB3262型 1臺(tái)（4）直流穩(wěn)壓電源 DF1701S型 1臺(tái)（5）萬(wàn)用表 MF78型 1臺(tái)（5）主要器材 74LS00 1片 7

10、4LS04 1片 74LS244 2片 電阻 500和10k各一只實(shí)驗(yàn)二 組合電路設(shè)計(jì)和冒險(xiǎn)現(xiàn)象分析一、 目的（1） 掌握用SSI設(shè)計(jì)組合電路及其檢測(cè)方法；（2） 觀察組合電路的冒險(xiǎn)現(xiàn)象；（3） 熟悉消除冒險(xiǎn)現(xiàn)象的常用方法。二、 原理在實(shí)際工作中常遇到這樣的問(wèn)題：給定一定的邏輯功能，要求用門電路器件實(shí)現(xiàn)這一邏輯功能，這就是組合邏輯電路設(shè)計(jì)的任務(wù)。使用小規(guī)模集成電路（SSI）進(jìn)行組合電路設(shè)計(jì)的一般步驟是：（1） 根據(jù)實(shí)際問(wèn)題對(duì)邏輯功能的要求，定義輸入、輸出邏輯變量，然后列出真值表；（2） 通過(guò)化簡(jiǎn)得出最簡(jiǎn)與或表達(dá)式；（3） 通過(guò)最簡(jiǎn)與或表達(dá)式，畫邏輯圖（一般用與非門）實(shí)現(xiàn)此邏輯函數(shù)。若給出的門電

11、路器件不是與非門，則可在最簡(jiǎn)與或表達(dá)式的基礎(chǔ)上進(jìn)行轉(zhuǎn)換，得出與給定器件相一致的邏輯表達(dá)式，并實(shí)現(xiàn)之，最后測(cè)試驗(yàn)證其邏輯功能。組合邏輯電路設(shè)計(jì)的關(guān)鍵之一，往往是對(duì)輸入邏輯變量和輸出邏輯變量做出合理的定義。在定義是，應(yīng)注意以下兩點(diǎn)：（1） 只有具有二值性的命題（“非此即彼”）才能定義為輸入或輸出邏輯變量；（2） 要把變量取1值的含義表達(dá)清楚。組合邏輯電路設(shè)計(jì)過(guò)程通常是在理想情況下進(jìn)行的，即假定一切器件均沒(méi)有延遲效應(yīng)。但是實(shí)際上并非如此，信號(hào)通過(guò)任何導(dǎo)線或器件都存在一個(gè)響應(yīng)時(shí)間，某一個(gè)或幾個(gè)信號(hào)因通過(guò)不同的途徑，或因門電路的傳輸延遲不同，而可能產(chǎn)生的不應(yīng)出現(xiàn)的窄脈沖（毛刺），這種現(xiàn)象叫冒險(xiǎn)現(xiàn)象。冒險(xiǎn)

12、的類型分為功能冒險(xiǎn)（因經(jīng)歷不同途徑而可能產(chǎn)生的冒險(xiǎn)現(xiàn)象叫功能冒險(xiǎn)）和邏輯冒險(xiǎn)（雖然沒(méi)有發(fā)生功能冒險(xiǎn)，但因門電路的傳輸延遲不同而可能產(chǎn)生的冒險(xiǎn)現(xiàn)象叫邏輯冒險(xiǎn)）。圖4-2-1所示為出現(xiàn)冒險(xiǎn)現(xiàn)象的兩個(gè)例子。 (a) 兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯 （b）門的延遲產(chǎn)生尖峰脈沖 電平跳變產(chǎn)生尖峰脈沖圖4-2-1 出現(xiàn)冒險(xiǎn)現(xiàn)象的兩個(gè)例子圖（a）中，與門輸出函數(shù)Y=AB，在A從1跳為0時(shí)，如果B從0跳為1，而且B首先上升到以上，這樣在極短的時(shí)間內(nèi)出現(xiàn)A、B同時(shí)高于的狀態(tài)，于是便在門電路的輸出端Y產(chǎn)生一正向毛刺。圖（b）中，由于非門1有延遲時(shí)間，使輸出Y產(chǎn)生一相應(yīng)寬度的正向毛刺。毛刺是一種非正常輸出，它對(duì)后接電

13、路，有可能造成誤動(dòng)作，從而直接影響數(shù)字設(shè)備的穩(wěn)定性和可靠性，故常常需設(shè)法清除之。常用的消除方法有：1） 加封鎖脈沖或選通脈沖由于組合電路的冒險(xiǎn)現(xiàn)象是在輸入信號(hào)變化過(guò)程中發(fā)生的，因此可以設(shè)法避開(kāi)這一段時(shí)間，待電路穩(wěn)定后再讓電路正常輸出。加封鎖脈沖在引起冒險(xiǎn)現(xiàn)象的有關(guān)門輸入端引進(jìn)封鎖脈沖，當(dāng)輸入信號(hào)變化時(shí)，將該門封鎖。引入選通脈沖在存在冒險(xiǎn)現(xiàn)象的有關(guān)門輸入端引進(jìn)選通脈沖，平時(shí)將該門封鎖，只有在電路接收信號(hào)到達(dá)新的穩(wěn)定狀態(tài)之后，選通脈沖才將該門打開(kāi)，允許電路輸出。2） 接濾波電容由于冒險(xiǎn)現(xiàn)象中出現(xiàn)的干擾脈沖寬度一般很窄，所以可在門的輸出端并接一個(gè)幾百皮法的濾波電容加以消除。但這樣做將導(dǎo)致輸出波形的邊

14、沿變壞，在某些情況下是不允許的。3） 修改邏輯設(shè)計(jì)如果輸出端門電路的兩個(gè)輸入信號(hào)A和是輸入變量A經(jīng)過(guò)兩個(gè)不同的傳播途徑而來(lái)的（如圖4-2-1（b），那么當(dāng)輸入變量A的狀態(tài)發(fā)生突變時(shí)輸出端便有可能產(chǎn)生干擾脈沖。這種情況下，可以通過(guò)增加冗余項(xiàng)的方法，修改邏輯設(shè)計(jì)，消除冒險(xiǎn)現(xiàn)象。例如：若一電路的邏輯函數(shù)式可寫為當(dāng)時(shí)，上式將成為 故該電路存在冒險(xiǎn)現(xiàn)象。根據(jù)邏輯代數(shù)的常用公式可知從上式可知，在增加了BC項(xiàng)以后，在時(shí)無(wú)論A如何改變，輸出端始終保持Y=1.因此，A的狀態(tài)變化不再會(huì)引起冒險(xiǎn)現(xiàn)象。組合電路的冒險(xiǎn)現(xiàn)象是一個(gè)重要的實(shí)際問(wèn)題。當(dāng)設(shè)計(jì)出一個(gè)組合邏輯電路后，首先應(yīng)進(jìn)行靜態(tài)測(cè)試，也就是按真值表一次改變輸入變

15、量，測(cè)得相應(yīng)的輸出邏輯值，驗(yàn)證其邏輯功能，再進(jìn)行動(dòng)態(tài)測(cè)試，觀察是否存在冒險(xiǎn)，然后根據(jù)不同情況分別采取措施消除險(xiǎn)象。三、 內(nèi)容在下列各題目中，由教師指定三個(gè)作為必做設(shè)計(jì)題，有余力的學(xué)生可以全做。學(xué)生在教師指導(dǎo)下完成設(shè)計(jì)、組裝和調(diào)試（設(shè)計(jì)中全部采用“與非”門，并設(shè)自變量的反變量由實(shí)驗(yàn)箱提供）。（1）設(shè)計(jì)一個(gè)組合邏輯電路，它接收一個(gè)8421BCD碼，僅當(dāng)27時(shí)輸出Y才為1。（2）設(shè)計(jì)一個(gè)四舍五入電路，輸入信號(hào)為8421BCD碼，輸出結(jié)果用指示燈顯示。（3）人類有四種血型：A、B、AB和O型。輸血時(shí)，輸血者與受血者必須符合圖4-2-2的規(guī)定，否則有生命危險(xiǎn)，試設(shè)計(jì)一個(gè)電路，判斷輸血者與受血者血型是否符

16、合規(guī)定。（提示：可用兩個(gè)自變量的組合代表輸血者的血型，另外兩個(gè)自變量的組合代表受血者的血型，用輸出變量代表是否符合規(guī)定。）圖4-2-2 正確的輸血流程圖（4）按表4-2-1設(shè)計(jì)一個(gè)邏輯電路。設(shè)計(jì)要求：輸入信號(hào)僅提供原變量，要求用最少數(shù)量的2輸入端與非門，畫出邏輯圖；試搭電路，進(jìn)行靜態(tài)測(cè)試，驗(yàn)證邏輯功能，記錄測(cè)試結(jié)果；分析輸入端B、C、D各處于什么狀態(tài)時(shí)能觀察到輸入端A信號(hào)變化時(shí)產(chǎn)生的冒險(xiǎn)現(xiàn)象；估算此時(shí)出現(xiàn)的干擾脈沖寬度是門平均傳輸延遲時(shí)間tpd的幾倍；在A端輸入f=100kHz1MHz的方波信號(hào)，觀察電路的冒險(xiǎn)現(xiàn)象，記錄A和Y點(diǎn)的工作波形圖；觀察用增加校正項(xiàng)的辦法消除由于輸入端A信號(hào)變化所引起

17、的邏輯冒險(xiǎn)現(xiàn)象，畫出此時(shí)的電路圖，觀察并記錄實(shí)驗(yàn)結(jié)果提示：（1） 電路應(yīng)由9個(gè)(甚至8個(gè))與非門實(shí)現(xiàn)（2） 觀察冒險(xiǎn)現(xiàn)象時(shí)輸入信號(hào)的頻率盡可能高一些；（3） 在消除冒險(xiǎn)現(xiàn)象時(shí)，盡可能少變動(dòng)原來(lái)電路，必要時(shí)電路中允許使用一塊雙4輸入端與非門。表4-2-1 實(shí)驗(yàn)任務(wù)5真值表A B C DYA B C DY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1001100011 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 100101111四、注意事項(xiàng)做該實(shí)驗(yàn)時(shí)，由于門較多，線也較

18、多，因而稍不慎就會(huì)使輸出的邏輯狀態(tài)不正確。要排除故障，可根據(jù)邏輯表達(dá)式由前向后逐級(jí)檢查。但更快的檢查方法，應(yīng)該是由后先前逐級(jí)檢查，例如某個(gè)輸入組合情況下輸出狀態(tài)應(yīng)為低，而發(fā)生為“高”的錯(cuò)誤，此時(shí)應(yīng)先用萬(wàn)用表檢查最后一級(jí)與非門。根據(jù)與非門“有低出高，全高出低”的原則，很快判斷出最后一級(jí)的輸入端中為低電平的輸入端前向通路中有故障，依次向前推，可很快找出問(wèn)題所在。五、預(yù)習(xí)要求（1）畫出設(shè)計(jì)的邏輯電路圖，途中必須標(biāo)明引腳號(hào)。（2）完成第七項(xiàng)中的思考題1、2、3。六、報(bào)告要求（1）寫出任務(wù)的設(shè)計(jì)過(guò)程，包括敘述有關(guān)設(shè)計(jì)技巧，畫出設(shè)計(jì)電路圖。（2）記錄檢測(cè)結(jié)果，并進(jìn)行分析。（3）畫出冒險(xiǎn)現(xiàn)象的工作波形，必須

19、標(biāo)出零電壓坐標(biāo)軸。七、思考題（1）普通四位二進(jìn)制與一位8421BCD碼的設(shè)計(jì)方案有什么不同？（2）在出現(xiàn)冒險(xiǎn)現(xiàn)象的電路輸出端，串接兩個(gè)“非門”能夠消除冒險(xiǎn)現(xiàn)象嗎？試分析是否符合邏輯，并在實(shí)驗(yàn)中驗(yàn)證。（3）在實(shí)驗(yàn)內(nèi)容3中，如何選擇兩個(gè)自變量的組合與血型的對(duì)應(yīng)關(guān)系，使得電路為最簡(jiǎn)？八、儀器與器材（1）雙蹤示波器 YB4320型 1臺(tái)（2）函數(shù)發(fā)生器 YB1638型 1臺(tái)（3）數(shù)字試驗(yàn)箱 YB3262型 1臺(tái)（4）直流穩(wěn)壓電源 DF1701S型 1臺(tái)（5）萬(wàn)用表 MF78型 1只（6）主要器材 74LS00 3片 74LS20 1片 74LS04 1片實(shí)驗(yàn)三 MSI組合功能器件的設(shè)計(jì)應(yīng)用一、目的（1

20、）掌握數(shù)據(jù)選擇器、譯碼器和全加器等MSI的組合原理及基本功能；（2）掌握MSI組合功能件的應(yīng)用二、原理中規(guī)模集成電路（MSI）是一種具有專門功能的集成功能件。常用的MSI組合功能件有譯碼器、編碼器、數(shù)據(jù)選擇器、數(shù)據(jù)比較器和全加器等。借助于器件手冊(cè)提供的功能表，弄清器件各引出端（特別是各控制輸入端）的功能與作用，就能正確地使用這些器件。在此基礎(chǔ)上應(yīng)該盡可能地開(kāi)發(fā)這些器件的功能，擴(kuò)大其應(yīng)用范圍。對(duì)于一個(gè)邏輯設(shè)計(jì)者來(lái)說(shuō)，關(guān)鍵在于合理選用器件，靈活地使用器件的控制輸入端，運(yùn)用各種設(shè)計(jì)技巧，實(shí)現(xiàn)任務(wù)要求的功能。 在使用MSI組合功能件時(shí)，器件的各控制輸入端必須按邏輯要求接入電路，不允許懸空。1、 數(shù)據(jù)選

21、擇器 數(shù)據(jù)選擇器是一個(gè)多路輸入、單路輸出的邏輯器件，其輸出等于哪一路的輸入，取決于控制輸入端的狀態(tài)。74153是一個(gè)雙4選1數(shù)據(jù)選擇器，其邏輯符號(hào)如圖4-3-1所示，功能表見(jiàn)表4-3-1。一片74153中有兩個(gè)4選1數(shù)據(jù)選擇器，且每個(gè)都有一個(gè)選通輸入端，輸入低電平有效。選擇輸入端A1、A0為兩個(gè)數(shù)據(jù)選擇器所共用；從功能表可以看出，數(shù)據(jù)輸出Y的邏輯表達(dá)式為 即當(dāng)選通輸入時(shí)，若選擇輸入A1、A0分別為00、01、10、11，則相應(yīng)地把D0、D1、D2、D3送到數(shù)據(jù)輸出端Y去。當(dāng)時(shí)，Y恒為0。 （a）國(guó)際邏輯符號(hào) （b）慣用邏輯符號(hào)（半片） 圖4-3-1 雙4選1數(shù)據(jù)選擇器74153的邏輯符號(hào)表4-

22、3-1 雙4選1數(shù)據(jù)選擇器74153功能表輸 入A1 A0 D0 D1 D2 D3 輸 出Y× × × × × × 10 0 0 × × × 00 0 1 × × × 00 1 × 0 × × 00 1 × 1 × × 01 0 × × 0 × 01 0 × × 1 × 0 1 1 × × × 0 01 1 × 

23、15; × 1 00 01010101 使用數(shù)據(jù)選擇器進(jìn)行電路設(shè)計(jì)的方法是合理地選用地址變量，通過(guò)對(duì)函數(shù)的運(yùn)算，確定各數(shù)據(jù)輸入端的輸入方程。例如，利用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)有較多變量的函數(shù)： 從函數(shù)表達(dá)式可以看出，各乘積項(xiàng)均包含有A和B兩個(gè)變量，可將表達(dá)式整理得 此表達(dá)式可用圖4-3-2所示的電路實(shí)現(xiàn)。圖4-3-2 實(shí)現(xiàn)函數(shù) 從上述例子可見(jiàn)，數(shù)據(jù)選擇器的地址變量一般的選擇方式：（1） 選用邏輯表達(dá)式各乘積項(xiàng)中出現(xiàn)次數(shù)最多的變量（包括原變量和反變量），以簡(jiǎn)化數(shù)據(jù)輸入端的附加電路；（2） 選擇一組具有一定物理意義的量。2、 譯碼器 譯碼器是一個(gè)多輸入、多輸出的組合邏輯電路。它的邏輯功能是將

24、每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸入高、低電平信號(hào)，使輸入通道中相應(yīng)的一路有信號(hào)輸出?？煞譃閮纱箢悾活愂峭ㄓ米g碼器，另一類是顯示譯碼器，本實(shí)驗(yàn)僅討論前者。 74138是一個(gè)3線8線譯碼器，它是一種通用譯碼器，其邏輯符號(hào)如圖4-3-3所示，其功能表如表3.2所示。其中，A2、A1、A0是地址輸入端，、是譯碼輸出端，、是使能端，僅當(dāng)、分別為H、L、L時(shí)，譯碼器才正常譯碼（見(jiàn)功能表后8行）；否則，譯碼器不實(shí)現(xiàn)譯碼，即不管譯碼輸入A2、A1、A0為何值，8個(gè)譯碼輸出、都輸出高電平（見(jiàn)功能表前2行）。 (a) 國(guó)際邏輯符號(hào) （b）慣用邏輯符號(hào)圖4-3-3線8線譯碼器74138的邏輯符號(hào)表4-3-2 3線

25、8線譯碼器74138功能表輸 入SA A2 A1 A0 輸 出 × 1 × × × 0 × × × × 1 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11

26、 1 1 1 1 1 1 0 3線8線譯碼器實(shí)際上也是一個(gè)負(fù)脈沖輸出的脈沖分配器。若利用使能端中的一個(gè)輸入端輸入數(shù)據(jù)信息，器件就成為一個(gè)數(shù)據(jù)分配器。例如，若從輸入端輸入數(shù)據(jù)信息，地址碼所對(duì)應(yīng)的輸出是數(shù)據(jù)信息的反碼；若從輸入端輸入數(shù)據(jù)信息，地址碼所對(duì)應(yīng)的輸出就是數(shù)據(jù)信息。 譯碼器的每一路輸出，實(shí)際上是各地址變量組成函數(shù)的一個(gè)最小項(xiàng)的反變量，利用其中一部分輸出端輸出的與非關(guān)系，也就是它們相應(yīng)最小項(xiàng)的或邏輯表達(dá)式，能方便地實(shí)現(xiàn)邏輯函數(shù)。 例如，用3線8線譯碼器實(shí)現(xiàn)全加器的功能。設(shè)：和分別是被加數(shù)和加數(shù)，是低位向本位的進(jìn)位，是本位向高位進(jìn)位，是和數(shù)。全加器的邏輯表達(dá)式為 上列表達(dá)式可用圖4-3- 4所

27、示的電路來(lái)實(shí)現(xiàn)圖4-3-4 實(shí)現(xiàn)全加器邏輯圖 3、全加器 74283是一個(gè)4位二進(jìn)制超前進(jìn)位全加器，其邏輯符號(hào)如圖4-3-5所示，其中A3、A2、A1、A0和B3、B2、B1、B0分別是被加數(shù)和加數(shù)（兩組4位二進(jìn)制數(shù)）的數(shù)據(jù)輸入端，Cn是低位器件向本器件最低位進(jìn)位的進(jìn)位輸入端，F(xiàn)3、F2、F1、F0是和數(shù)輸出端，是本器件最高位向高位器件進(jìn)行的進(jìn)行輸出端。二進(jìn)制全加器可以進(jìn)行多位連接使用，也可組成全減器、補(bǔ)碼器或?qū)崿F(xiàn)其他邏輯功能等電路。 利用4位二進(jìn)制全加器可以設(shè)計(jì)成能進(jìn)行NBCD碼加法運(yùn)算的電路。在進(jìn)行運(yùn)算時(shí)，若兩個(gè)相加數(shù)的和小于或等于1001，NBCD的加法與4位二進(jìn)制加法結(jié)果相同；但若兩個(gè)

28、相加數(shù)的和大于或等于1010時(shí)，由于4位二進(jìn)碼是逢十六進(jìn)一的，而NBCD碼是逢十進(jìn)一的，它們的進(jìn)位數(shù)相差六，因此NBCD加法運(yùn)算電路必須進(jìn)行校正，應(yīng)在電路中插入一個(gè)校正網(wǎng)絡(luò)，使電路在和數(shù)小于或等于1001時(shí)，校正網(wǎng)絡(luò)不起作用（或加一個(gè)數(shù)0000），在和數(shù)大于或等于1010時(shí)，校正網(wǎng)絡(luò)使此和數(shù)再加上一個(gè)數(shù)0110，從而達(dá)到實(shí)現(xiàn)NBCD碼的加法運(yùn)算的目的。 圖4-3-5 74283邏輯符號(hào) 利用兩個(gè)4二進(jìn)制全加器可以組成一個(gè)1位NBCD碼全加器，該全加器應(yīng)有進(jìn)位輸入端和進(jìn)位輸出端，電路由讀者自行設(shè)計(jì)。 三、內(nèi)容 （1）利用4選1數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)表示血型遺傳規(guī)律的電路，畫出設(shè)計(jì)電路圖，檢測(cè)并記錄電

29、路功能。 父母和子女之間的血型遺傳規(guī)律如表4-3-3所示，其中父母血型欄中若僅有一項(xiàng)是1，則表示父母是同一種血型。表4-3-3 血型遺傳規(guī)律表 父母血型 子女可能血型O A B AB1 0 0 00 1 0 00 0 1 00 0 0 11 1 0 01 0 1 01 0 0 10 1 1 00 1 0 10 0 1 1O A B AB1 0 0 01 1 0 01 0 1 00 1 1 11 1 0 01 0 1 00 1 1 01 1 1 10 1 1 10 1 1 1（2）使用一個(gè)3線8線譯碼器和與非門設(shè)計(jì)一個(gè)1位二進(jìn)制全減器，畫出設(shè)計(jì)邏輯圖，檢測(cè)并記錄電路功能。 （3）利用兩個(gè)4位二進(jìn)

30、制全加器和與非門，設(shè)計(jì)一個(gè)1位NBCD碼的全加器，畫出設(shè)計(jì)電路圖，檢測(cè)電路功能。記錄下列運(yùn)算式的實(shí)驗(yàn)結(jié)果：0000+0100，0111+0010，0100+0110，0101+0111，1000+0111，1001+1001。 四、注意事項(xiàng) （1）在將74LS138作為3線8線譯碼器使用時(shí)，一定要注意它的使能端、的使用，只有當(dāng)時(shí)，74LS138才能正常譯碼。所以，在實(shí)驗(yàn)過(guò)程中，若74LS138譯碼狀態(tài)不對(duì)，則在檢查過(guò)電源正確后，還必須用萬(wàn)用表的直流電壓檔檢查是否為高電平，、是否均為低電平。 （2）當(dāng)集成片的控制腳必須輸入高電平時(shí)，不能認(rèn)為懸空就是高電平而將其懸空，而必須接至高電平上，或直接接至

31、+5V上。 五、預(yù)習(xí)要求 （1）根據(jù)設(shè)計(jì)任務(wù)的要求，畫出邏輯電路圖，并注明管腳號(hào)。 （2）完成第七項(xiàng)中的思考題1，2。 六、報(bào)告要求 每個(gè)實(shí)驗(yàn)任務(wù)必須寫出設(shè)計(jì)過(guò)程，畫出設(shè)計(jì)邏輯圖，附有實(shí)驗(yàn)記錄，并對(duì)結(jié)果進(jìn)行分析。 七、思考題 （1）數(shù)據(jù)選擇器是一種通用性很強(qiáng)的功能件，它的功能很容易得到擴(kuò)展。如何用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)8選1選擇器功能？ （2）如何將兩個(gè)3線8線譯碼器組合成一個(gè)4線16線的譯碼器？ 八、儀器與器材 （1）電路與數(shù)字實(shí)驗(yàn)箱 YB3262型 1臺(tái) （2）直流穩(wěn)壓電源 DF1701S型 1臺(tái) （3）萬(wàn)用表 MF78型 1只 （4）主要器材 74LS153 2片 74LS00 1片 74

32、LS138 2片 74LS20 1片 74LS283 2片 實(shí)驗(yàn)四 集成觸發(fā)器的設(shè)計(jì)應(yīng)用一、 目的(1) 掌握觸發(fā)器的原理、作用及調(diào)試方法；(2) 學(xué)習(xí)簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)和調(diào)試方法。二、 原理觸發(fā)器是存放二進(jìn)制信息的最基本的邏輯單元，是構(gòu)成時(shí)序電路的主要元件。觸發(fā)器具有兩個(gè)穩(wěn)定的狀態(tài)，即“0”狀態(tài)和“1”狀態(tài)。在時(shí)鐘脈沖的作用下，根據(jù)輸入信號(hào)的不同，觸發(fā)器可以具有置“0”、置“1”、保持和翻轉(zhuǎn)等不同功能。只有在觸發(fā)信號(hào)作用下，觸發(fā)器才能從原有的穩(wěn)定狀態(tài)轉(zhuǎn)變成新的穩(wěn)定狀態(tài)；無(wú)觸發(fā)信號(hào)作用時(shí)，它就維持原來(lái)的穩(wěn)定狀態(tài)不變。因此，觸發(fā)器是一種具有記憶功能的電路，可以作為二進(jìn)制存儲(chǔ)單元使用。觸發(fā)器按

33、照邏輯功能可以分為基本RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器等。按照電路的觸發(fā)方式可以分為電平觸發(fā)器（鎖存器）主從觸發(fā)器、維持阻塞觸發(fā)器、邊沿觸發(fā)器等。1. 基本RS觸發(fā)器由兩個(gè)與非門交叉耦合而成的基本RS觸發(fā)器是各種觸發(fā)器的最基本組成部分，他能存儲(chǔ)一位二進(jìn)制信息，但存在約束條件。例如：與非門觸發(fā)器的和端不能同時(shí)為，否則，當(dāng)和的電平同時(shí)取消后，觸發(fā)器的狀態(tài)不穩(wěn)定。基本RS觸發(fā)器的特性方程是基本RS觸發(fā)器常用來(lái)構(gòu)成無(wú)抖動(dòng)開(kāi)關(guān)電路。在按壓按鍵時(shí)由于機(jī)械開(kāi)關(guān)的接觸抖動(dòng),往往在幾十毫秒內(nèi)電壓會(huì)出現(xiàn)多次抖動(dòng),相當(dāng)于連續(xù)出現(xiàn)了幾個(gè)脈沖信號(hào)。顯然,用這樣的開(kāi)關(guān)產(chǎn)生信號(hào)直接作為電路的驅(qū)動(dòng)信號(hào)可能導(dǎo)致電路產(chǎn)

34、生錯(cuò)誤動(dòng)作,這在有些情況下是絕對(duì)不允許的。為了消除開(kāi)關(guān)的接觸抖動(dòng),可在機(jī)械開(kāi)關(guān)與被驅(qū)動(dòng)電路間接入一個(gè)基本RS觸發(fā)器,如圖-所示。 圖-4-無(wú)抖動(dòng)開(kāi)關(guān)電路圖-4-所示的狀態(tài)為=0,=1,可得出A=1,=0。當(dāng)按壓按鍵時(shí), =1,=0,可得出A=0,=1,改變了輸出信號(hào)A的狀態(tài)。若由于機(jī)械開(kāi)關(guān)的接觸抖動(dòng),則的狀態(tài)會(huì)在0和1之間變化多次,若=1,由于A=0,因此G2門仍然是“有低出高”不會(huì)影響輸出狀態(tài)。同理,當(dāng)松開(kāi)按鍵時(shí), 端出現(xiàn)的接觸抖動(dòng)亦不會(huì)影響輸出狀態(tài)。因此,圖2-4-4所示的電路,開(kāi)關(guān)每壓一次,A點(diǎn)輸出信號(hào)僅發(fā)生一次變化。觸發(fā)器和觸發(fā)器在輸入信號(hào)為雙端的情況下，觸發(fā)器是功能最全、使用靈活和通

35、用性較強(qiáng)的一種觸發(fā)器。在輸入信號(hào)為單端的情況下，觸發(fā)器使用起來(lái)最方便。所以目前觸發(fā)器和觸發(fā)器是最常使用的兩種集成觸發(fā)器。它們的邏輯符號(hào)分別如圖4-4-2和圖4-4-3所示。 圖4-4-2 JK觸發(fā)器邏輯符號(hào) 圖4-4-3 D觸發(fā)器邏輯符號(hào) 觸發(fā)器有三種輸入端。第一種是直接置位、復(fù)位端,用S和R表示。在S=0(或R=0)時(shí),觸發(fā)器將不受其他輸入信號(hào)影響,使觸發(fā)器直接置1(或置0) 。第二種是時(shí)鐘脈沖輸入端,用來(lái)控制觸發(fā)器發(fā)生狀態(tài)更新,用CP表示(在國(guó)家標(biāo)準(zhǔn)符號(hào)中稱作為控制輸入端,用C表示) ?？蛲馊粲行∪Ρ硎居|發(fā)器在時(shí)鐘脈沖下降沿發(fā)生狀態(tài)更新；若無(wú)小黑圈,則表示觸發(fā)器在時(shí)鐘脈沖的上升沿發(fā)生狀態(tài)更

36、新。第三種是數(shù)據(jù)輸入端,它是觸發(fā)器狀態(tài)更新的依據(jù)。 對(duì)于JK觸發(fā)器,其狀態(tài)方程為 對(duì)于D觸發(fā)器,其狀態(tài)方程為 三、 內(nèi)容 1. JK觸發(fā)器74112的功能測(cè)試 按表4-4-1要求,觀察和記錄Q和的狀態(tài)。表4-4-1 JK觸發(fā)器74112的邏輯功能S R J K CP Qn+1Qn=0 Qn=1 1 × × × 1 × × ×1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 2. D觸發(fā)器7474的功能測(cè)試 按表4-4-2要求,觀察和記錄Q和的狀態(tài)。表4-4-2 D觸發(fā)器7474的邏輯功能S R D CP Qn+1Qn=0

37、 Qn=1 1 × × 1 × ×1 1 0 1 1 1 3. 觸發(fā)器轉(zhuǎn)換 試設(shè)計(jì)一電路，將D觸發(fā)器（74LS74）轉(zhuǎn)換為JK觸發(fā)器。 4. 設(shè)計(jì)廣告流水燈 共有8個(gè)燈,始終使其中1暗7亮,且這1個(gè)暗燈循環(huán)右移。要求：(1) 單脈沖觀察（用指示燈）；(2)連續(xù)脈沖觀察（用示波器對(duì)應(yīng)地觀察時(shí)鐘中CP,觸發(fā)器輸出端Q0、Q1、Q2和8個(gè)燈的波形）。CP.圖 4-4-4 廣告流水燈波形完成任務(wù)4時(shí)，用雙蹤示波器觀察、計(jì)數(shù)器輸出、及8個(gè)燈的波形時(shí)，應(yīng)注意技巧。首先，從需觀察的所有波形中選擇一個(gè)波形作為參考波形；然后，將該參考波形固定地送至雙蹤示波器觸發(fā)通道，其他

38、波形依次送至另一通道與之作比較。在換接其他波形時(shí)，示波器屏幕上的參考波形不會(huì)改變，這樣13個(gè)波形都可在一個(gè)相位平面上進(jìn)行比較，得到對(duì)應(yīng)的波形圖。如圖4-4-4所示為選擇的波形作參考波形的對(duì)應(yīng)波形圖。選擇作參考波形不合適，其一，的變化頻率較之其它波形快，不易穩(wěn)定；其二，電路中一個(gè)周期往往是好幾個(gè)周期，而無(wú)始無(wú)終，不易尋找電路的一個(gè)周期的始末，故而宜在需觀察的所有波形中，選一個(gè)頻率變化最慢、最有特征的波形作為參考波形。圖4-4-4為選擇的波形作參考波形的對(duì)應(yīng)波形圖。也可從8個(gè)燈中任選一個(gè)波形作為參考波形，但以選為最佳。五、預(yù)習(xí)要求（1）完成第七項(xiàng)中的思考題1、2、3。（2）根據(jù)實(shí)驗(yàn)內(nèi)容中的要求，設(shè)

39、計(jì)出電路，并畫出邏輯電路圖，標(biāo)出管腳號(hào)。六、報(bào)告要求（1）按任務(wù)要求記錄實(shí)驗(yàn)數(shù)據(jù)。（2）畫出設(shè)計(jì)的邏輯電路圖，并對(duì)該電路進(jìn)行分析，如書(shū)中舉例所示。（3）畫出實(shí)驗(yàn)內(nèi)容要求的波形圖，將選擇的參考波形畫在最上面，波形圖必須畫在方格坐標(biāo)紙上，且需在同一相位平面上，比較其相位。七、思考題（1）觸發(fā)器實(shí)現(xiàn)正常邏輯功能狀態(tài)時(shí)，S和R應(yīng)處于什么狀態(tài)？懸空行不行？（2）主從型觸發(fā)器在CP=1 期間對(duì)輸入端J、K有什么要求？（3）設(shè)計(jì)廣告流水燈，用一個(gè)3位二進(jìn)制異步加計(jì)數(shù)器，后面再接一個(gè)三線八線譯碼器，是否可行？ 八、儀器與器材（1）雙蹤示波器 YB4320型 1臺(tái)（2）函數(shù)發(fā)生器 YB1638型 1臺(tái)（3）電路

40、與數(shù)字實(shí)驗(yàn)箱 YB3262型 1臺(tái)（4）直流穩(wěn)壓電源 DF1701S型 1臺(tái)（5）主要器材 74LS74 2片 74LS138 1片 74LS112 2片 74LS00 2片74LS20 1片 實(shí)驗(yàn)五 1位全加器原理圖輸入設(shè)計(jì) 一、目的學(xué)習(xí)在QuartusII平臺(tái)上用原理圖輸入法以及硬件描述語(yǔ)言VerilogHDL設(shè)計(jì)方法和步驟，掌握應(yīng)用ALTERA DE2實(shí)驗(yàn)系統(tǒng)將設(shè)計(jì)項(xiàng)目編程下載到可編程器件，并進(jìn)行硬測(cè)試，驗(yàn)證設(shè)計(jì)的正確性。二、原理1位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成，因此需首先完成半加器的設(shè)計(jì)。（1）半加器半加器只考慮了兩個(gè)加數(shù)（a、b）本身，而沒(méi)有考慮由低位來(lái)的進(jìn)位，所以稱為“

41、半加”，輸出so表示和數(shù)，co表示進(jìn)位數(shù)。一位半加器的加法運(yùn)算可用真值表4-1-1來(lái)表示：表4-1-1 半加器的真值表被加數(shù)a加數(shù)b和數(shù)so進(jìn)位數(shù)co0011010101100001由真值表得邏輯表示式為：由邏輯表達(dá)式可畫出半加器原理圖。（2）全加器全加器能進(jìn)行被加數(shù)（ain）、加數(shù)（bin）和由低位來(lái)的進(jìn)位（cin）三者相加，得出求和結(jié)果（sum）并給出該位的進(jìn)位信號(hào)（cout）。一位全加器的加法運(yùn)算可用如下真值表4-1-2來(lái)表示：表4-1-2 全加器的真值表被加數(shù)ain加數(shù)bin低位進(jìn)位cin和數(shù)sum進(jìn)位數(shù)cout0000111100110011010101010110100100010

42、111由真值表得邏輯表示式為： 由邏輯表達(dá)式可利用封裝的半加器元件來(lái)畫出全加器原理圖。三、內(nèi)容（1）利用QuartusII進(jìn)行1位半加器的原理圖輸入設(shè)計(jì)。對(duì)其進(jìn)行編輯、編譯、綜合、適配、仿真，并且進(jìn)行元件封裝。（2）利用半加器元件進(jìn)行1位全加器的原理圖輸入設(shè)計(jì)。對(duì)其進(jìn)行編輯、編譯、綜合、適配、仿真，并進(jìn)行引腳鎖定以及硬件下載測(cè)試。四、預(yù)習(xí)要求（1）完成半加器和全加器的電路設(shè)計(jì)；（2）閱讀附錄1，掌握QuartusII原理圖設(shè)計(jì)與實(shí)驗(yàn)方法；（3）閱讀附錄3，了解ALTERA DE2實(shí)驗(yàn)系統(tǒng)的使用方法。五、報(bào)告要求實(shí)驗(yàn)報(bào)告包括：實(shí)驗(yàn)原理、電路、過(guò)程、仿真波形，以及硬件測(cè)試結(jié)果；思考題。六、思考題在

43、實(shí)驗(yàn)一的啟發(fā)下，如何用VerilogHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)4位全加器？七、參考程序一位半加器module add(so,co, a,b);input a,b;output so,co;assign co,so=a+b;endmodule或module add(so,co ,a,b);input a,b;output so,co;xor (so,a,b);and (co,a,b);endmodule一位全加器module addful(sum,cout ,ain,bin,cin);input ain,bin,cin;output sum,cout;assign cout,sum=ain+bin+ci

44、n;endmodule或調(diào)用一位半加module addful(sum,cout ,ain,bin,cin);input ain,bin,cin;output sum,cout;wire s1,d1,d2;add add1(s1,d1,ain,bin);add add2(sum,d2,s1,cin);or g1(cout,d2,d1);endmodule實(shí)驗(yàn)六三人表決器的Verilog HDL設(shè)計(jì)1、實(shí)驗(yàn)?zāi)康呐c要求掌握在Quartus 開(kāi)發(fā)環(huán)境下，運(yùn)用Verilog硬件描述語(yǔ)言輸入法對(duì)三人表決器進(jìn)行編譯、調(diào)試和仿真的方法。電路的輸入為SW1、SW2和SW3，輸出為L(zhǎng)3和L4，位寬均為1位。要求

45、使用Verilog的門級(jí)結(jié)構(gòu)描述方式，熟悉整個(gè)設(shè)計(jì)流程，從打開(kāi)、建立文檔、編輯、編譯、建立激勵(lì)信號(hào)波形及最后仿真的整個(gè)過(guò)程。2、實(shí)驗(yàn)內(nèi)容（1）在Quartus 開(kāi)發(fā)環(huán)境下，建立工程，并將三人表決器的硬件描述語(yǔ)言程序輸入；（2）完成編譯、調(diào)試和仿真，分析實(shí)驗(yàn)仿真結(jié)果，并判斷其正確性。3、教學(xué)形式（1）本實(shí)驗(yàn)為驗(yàn)證型實(shí)驗(yàn)，學(xué)生在實(shí)驗(yàn)前預(yù)習(xí)實(shí)驗(yàn)指導(dǎo)書(shū)；（2）指導(dǎo)教師應(yīng)該在實(shí)驗(yàn)前闡述實(shí)驗(yàn)?zāi)康?、?nèi)容、方法和步驟，并且就實(shí)驗(yàn)中的難點(diǎn)和注意事項(xiàng)進(jìn)行一定的說(shuō)明；（3）實(shí)驗(yàn)結(jié)束之后，學(xué)生按照實(shí)驗(yàn)報(bào)告的書(shū)寫格式自行完成實(shí)驗(yàn)報(bào)告。4、應(yīng)達(dá)到的實(shí)驗(yàn)?zāi)芰?biāo)準(zhǔn)（1）能熟練地在Quartus 開(kāi)發(fā)環(huán)境下，建立工程，并將三人

46、表決器的硬件描述語(yǔ)言程序輸入；（2）能熟練地進(jìn)行編譯和調(diào)試，排除編譯后的錯(cuò)誤；（3）正確地在仿真之前進(jìn)行功能仿真的設(shè)置，并熟練地完成功能仿真；（4）掌握基于CycloneII系列EP2C35F672C6器件的時(shí)序仿真和硬件下載方法。5、思考題（1）用Quartus II軟件對(duì)設(shè)計(jì)電路進(jìn)行的仿真包括哪兩種類型，它們之間有什么區(qū)別？（2）硬件描述語(yǔ)言輸入法進(jìn)行設(shè)計(jì)時(shí)的基本操作流程包括哪些環(huán)節(jié)？6、參考程序 module voter(L3,L4,SW1,SW2,SW3);input SW1,SW2,SW3;output L3,L4;wire SW12,SW13,SW23;and U1(SW12,SW1,SW2), U2(SW13,SW1,SW3),U3(SWw3,SWw,SW3);or U4(L3,SW12,SW13,SW23); not U5(L4,L3);endmodule實(shí)驗(yàn)七 7段數(shù)碼顯示譯碼器設(shè)計(jì)一、目的學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；了解Verilog HDL設(shè)計(jì)技術(shù)。二、原理（1）共陽(yáng)數(shù)碼管及其電路原理7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用Verilog譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。本項(xiàng)實(shí)驗(yàn)