課程設(shè)計(jì)-正文

1、目 錄第1章 緒論1 1.1任意波形發(fā)生器的功能.11.2任意波形發(fā)生器研究的意義1第2章 任意波形發(fā)生器的理論分析3 2.1 DDS的基本結(jié)構(gòu)和原理3 2.2 DDS的技術(shù)特點(diǎn)5第3章 EDA基礎(chǔ)與FPGA設(shè)計(jì)原理7 3.1 EDA技術(shù)與PLD7 3.2 FPGA技術(shù)設(shè)計(jì)方法與流程9 3.3 Quartus II開(kāi)發(fā)環(huán)境 與VHDL語(yǔ)言10第4章 系統(tǒng)方案設(shè)計(jì)及FPGA芯片選型13 4.1系統(tǒng)硬件結(jié)構(gòu)圖13 4.2 FPGA芯片選取13第5章 VHDL硬件電路設(shè)計(jì)與時(shí)序仿真16 5.1系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和模塊劃分165.2各模塊的設(shè)計(jì)及時(shí)序16 5.3 時(shí)序仿真與分析21結(jié)束語(yǔ)28參考文獻(xiàn)29致

2、謝30第1章 概述1.1任意波形發(fā)生器的功能任意波形發(fā)生器具有其他信號(hào)源的信號(hào)生成能力，還可以通過(guò)各種編輯手段生成任意的波形采樣數(shù)據(jù)，能方便地合成其他信號(hào)源不能生成的任意波形，從而滿足測(cè)試和仿真實(shí)驗(yàn)的要求。幾乎所有電參量的測(cè)量都需要用到信號(hào)發(fā)生器。 從本質(zhì)上看，測(cè)量是一個(gè)將客觀物理量轉(zhuǎn)換成測(cè)試信息量的變換過(guò)程。任意波形發(fā)生器的主要功能包括：（1）函數(shù)發(fā)生功能基礎(chǔ)實(shí)驗(yàn)中，為了驗(yàn)證電路功能、穩(wěn)定性和可靠性，需要給它施加理想波形，任意波形發(fā)生器能替代函數(shù)發(fā)生器提供正弦波、方波、三角波、鋸齒波等波形，還具有各種調(diào)制和掃頻能力。利用任意波形發(fā)生器的這一基礎(chǔ)功能就能滿足一般實(shí)驗(yàn)的信號(hào)需求。（2）任意波形生

3、成運(yùn)行在實(shí)際電子環(huán)境中的設(shè)備，由于各種干擾的存在以及環(huán)境的變化，實(shí)際電路中往往存在各種信號(hào)缺陷和瞬變信號(hào)，例如過(guò)脈沖、尖峰、阻尼瞬變、頻率突變等。任意波形發(fā)生器可以模擬這些特殊信號(hào)，以測(cè)試系統(tǒng)的實(shí)際性能。（3）信號(hào)還原功能在一些軍事、航空等領(lǐng)域，有些電路運(yùn)行環(huán)境很難估計(jì)，在設(shè)計(jì)完成之后，在現(xiàn)實(shí)環(huán)境中還需要更進(jìn)一步的實(shí)驗(yàn)驗(yàn)證，而有些實(shí)驗(yàn)的成本很高或者風(fēng)險(xiǎn)性很大（如飛機(jī)試飛時(shí)發(fā)動(dòng)機(jī)的運(yùn)行情況），人們不可能重復(fù)作實(shí)驗(yàn)來(lái)判斷所設(shè)計(jì)產(chǎn)品的可行性和穩(wěn)定性。此時(shí)，可以利用任意波形發(fā)生器的信號(hào)還原功能。在做一些高耗費(fèi)、高風(fēng)險(xiǎn)實(shí)驗(yàn)時(shí)，可以通過(guò)數(shù)字示波器把實(shí)際中用到的實(shí)際波形記錄下來(lái)，再通過(guò)計(jì)算機(jī)接口下載到任意波

4、形發(fā)生器，通過(guò)任意波形發(fā)生器還原實(shí)驗(yàn)中的實(shí)際波形并加到設(shè)計(jì)電路中，做進(jìn)一步的實(shí)驗(yàn)驗(yàn)證工作。1.2任意波形發(fā)生器研究的意義任意波形發(fā)生器（Arbitrary Waveform Generator，AWG）實(shí)際上是一種多波形的信號(hào)發(fā)生器，它不僅能產(chǎn)生正弦波、方波、三角波、斜波和指數(shù)波的常規(guī)波形，也可以表現(xiàn)出載波調(diào)試的多樣化，如：產(chǎn)生調(diào)幅、調(diào)頻、調(diào)相和脈沖調(diào)制等。更可以通過(guò)計(jì)算機(jī)軟件實(shí)現(xiàn)波形的編輯，從而生成用戶所需要的各種波形，以滿足各種實(shí)驗(yàn)研究的需要。任意波形發(fā)生器是現(xiàn)代電子測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，它的功能遠(yuǎn)比函數(shù)發(fā)生器強(qiáng)，可以產(chǎn)生各種理想及非理想的波形信號(hào)，對(duì)存在的各種波形都可以模擬

5、，廣泛應(yīng)用于測(cè)試、通信、雷達(dá)、導(dǎo)航、宇航等領(lǐng)域。我國(guó)的電子電子測(cè)量技術(shù)起步較晚，雖然在一些領(lǐng)域取得了許多突破性的進(jìn)展，但與世界先進(jìn)水平相比，仍然存在很大差距。因此提高國(guó)內(nèi)電子測(cè)量?jī)x器的研制水平，加強(qiáng)核心技術(shù)的研發(fā)，對(duì)我國(guó)電子測(cè)量技術(shù)的發(fā)展，有著非常重要的意義。第2章 任意波形發(fā)生器的理論分析2.1 DDS的基本結(jié)構(gòu)和原理DDS（Direct Digital Synthesis）設(shè)計(jì)思想是基于數(shù)值計(jì)算波形的抽樣值來(lái)實(shí)現(xiàn)頻率合成的。它主要包括數(shù)字器件和模擬器件量部分，由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和低通濾波器（LPF）組成。下面是其基本框圖：圖2.1 DDS基本結(jié)構(gòu)DDS系統(tǒng)中的參考時(shí)鐘通常

6、由一個(gè)高穩(wěn)定度的晶體振蕩器來(lái)產(chǎn)生。頻率控制字，實(shí)際上是二進(jìn)制編碼的相位增量值。相位累加器由加法器和寄存器級(jí)聯(lián)構(gòu)成，它將寄存器的輸出反饋到加法器的輸入端實(shí)現(xiàn)累加的功能。在系統(tǒng)時(shí)鐘脈沖作用下，相位累加器不停的累加，即不停的查表。波形存儲(chǔ)器的輸出數(shù)據(jù)送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅度值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)，從而將波形重新合成出來(lái)。若波形存儲(chǔ)器中存放的是正弦波幅度量化數(shù)據(jù)，那么D/A轉(zhuǎn)換器的輸出是近似正弦波的階梯波，需要后級(jí)的低通平滑濾波器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號(hào)。圖2.2所示為DDS各個(gè)部分的輸出信號(hào)。圖2.2 DDS各部分輸出波形以

7、正弦波為列，我們假設(shè)有一個(gè)頻率為的正弦信號(hào)： (2.1)現(xiàn)以采樣頻率對(duì)該信號(hào)進(jìn)行抽樣，得到離散序列為： (2.2)其中為采樣周期。習(xí)慣上將式(2.2)寫成式(2.3)的形式： (2.3)式(2.3)對(duì)應(yīng)的相位序列為： (2.4)該序列的顯著特性是線性，即相鄰樣值之間的相位增量是一常數(shù)，且僅與信號(hào)頻率有關(guān)，當(dāng)式(2.4)中的取1時(shí)得到量化相位增量為： (2.5)倘若我們將相位均勻量化等份，人為構(gòu)造一個(gè)相位值： (2.6)并且使得，那么就可以得到如下關(guān)系： (2.7)根據(jù)以上原理，如果我們用變量構(gòu)造一個(gè)量化序列： (2.8)然后完成到另一個(gè)序列的映射，即由構(gòu)造序列： (2.9)將式(2.7)代入式

8、(2.9)可得： (2.10)對(duì)比式(2.3)跟式(2.10)，我們不難發(fā)現(xiàn)，其實(shí)就是信號(hào)經(jīng)過(guò)采樣頻率抽樣后的離散時(shí)間序列。在滿足奈圭斯特采樣定律的的條件下，即： (2.11)可以經(jīng)過(guò)D/A轉(zhuǎn)換和低通平滑濾波唯一地恢復(fù)出?？梢?jiàn)，通過(guò)上述變換，變量將唯一地確定一個(gè)單頻模擬正弦信號(hào)： (2.12)該信號(hào)的頻率為： (2.13)式(2.13)就是DDS的基本方程，是利用DDS進(jìn)行頻率合成的立足點(diǎn)。在實(shí)際的DDS應(yīng)用中，一般取，為正整數(shù)，于是DDS的基本方程可寫成： (2.14)由式(2.14)可以看出，當(dāng)時(shí)，DDS系統(tǒng)輸出信號(hào)頻率最小，而這個(gè)最小頻率同時(shí)也是DDS系統(tǒng)的頻率分辨率: (2.15)對(duì)于

9、DDS系統(tǒng)從波形存儲(chǔ)器中讀數(shù)據(jù)的過(guò)程，我們可以將其看作是對(duì)波形存儲(chǔ)器中的波形數(shù)據(jù)再次采樣的過(guò)程，也就是說(shuō)，DDS系統(tǒng)查表的過(guò)程就是從波形存儲(chǔ)器中二次采樣過(guò)程，一個(gè)周期內(nèi)查表的點(diǎn)數(shù)即為采樣的點(diǎn)數(shù)。DDS系統(tǒng)要恢復(fù)出原始波形，其在一個(gè)周期內(nèi)至少要取樣兩點(diǎn)，這是受我們一直都在強(qiáng)調(diào)的奈圭斯特采樣定理的限制。那么DDS系統(tǒng)在理論上能輸出的最大頻率是： (2.16)經(jīng)過(guò)以上的分析，我們得出以下幾點(diǎn)結(jié)論：（1）DDS系統(tǒng)的輸出頻率只與頻率控制字、系統(tǒng)時(shí)鐘頻率、相位累加器位數(shù)有關(guān)。在系統(tǒng)時(shí)鐘頻率和相位累加器位數(shù)固定時(shí)，通過(guò)改變頻率控制字的值，就可以方便地改變輸出信號(hào)的頻率。（2）DDS系統(tǒng)的頻率分辨率只與系統(tǒng)

10、的系統(tǒng)時(shí)鐘頻率和相位累加器位數(shù)有關(guān)。想要提高系統(tǒng)的分辨率，可以增加相位累加器位數(shù)或者是降低系統(tǒng)時(shí)鐘頻率。（3）DDS理論上最大輸出頻率不會(huì)超過(guò)系統(tǒng)時(shí)鐘頻率的二分之一，但在實(shí)際應(yīng)用中，由于DDS系統(tǒng)中的低通濾波器非理想特性，由通帶到阻帶之間存在著一個(gè)過(guò)渡帶，工程中DDS最高輸出頻率只取到左右。2.2 DDS的技術(shù)特點(diǎn)DDS頻率合成器具有以下優(yōu)點(diǎn)：（1）頻率分辨率高，輸出頻點(diǎn)多，可達(dá)2N個(gè)頻點(diǎn)(假設(shè)DDS相位累加器的字長(zhǎng)是N)；（2）頻率切換速度快，可達(dá)us量級(jí)；（3）頻率切換時(shí)相位連續(xù)；（4）可以輸出寬帶正交信號(hào)；（5）輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用；（6）可以產(chǎn)生任意波形；（

11、7）全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。但DDS也有比較明顯的缺點(diǎn)；（8）輸出信號(hào)的雜散比較大；（9）輸出信號(hào)的帶寬受到限制；DDS輸出雜散比較大這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、D/A轉(zhuǎn)換器的截?cái)嗾`差和D/A轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展這些問(wèn)題正在逐步的到解決。如通過(guò)增長(zhǎng)波形ROM的長(zhǎng)度以減小相位截?cái)嗾`差；通過(guò)增加波形ROM的字長(zhǎng)和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。也可在D/A轉(zhuǎn)換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻。30第3章 EDA基礎(chǔ)與FPGA設(shè)計(jì)原理3.1 EDA技術(shù)與PLD3.1.1 EDA技術(shù)EDA技術(shù)研究的對(duì)象是電

12、子設(shè)計(jì)的全過(guò)程，有系統(tǒng)級(jí)、電路級(jí)和物理級(jí)各個(gè)層次的設(shè)計(jì);涉及的電子系統(tǒng)從低頻、高頻到微波，從線性到非線性，從模擬到數(shù)字，從通用集成電路到專用集成電路構(gòu)造的電子系統(tǒng)，因此EDA技術(shù)研究的范疇相當(dāng)廣泛。EDA的實(shí)現(xiàn)是與可編程邏輯器件（PLD）的迅速發(fā)展息息相關(guān)的。PLD器件是80年代中后期興起的新型器件，其特點(diǎn)是具有用戶可編程的特性。利用PLD，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專用IC，實(shí)現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開(kāi)發(fā)、上市的時(shí)間，降低了開(kāi)發(fā)成本。此外，新型的PLD還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)的特性，使硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，不僅使設(shè)計(jì)修改和產(chǎn)品升一級(jí)變得十分方便

13、，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。隨著微電子技術(shù)的發(fā)展，可編程邏輯期間的品種越來(lái)越多，型號(hào)越來(lái)越復(fù)雜。每種器件都有各自的特征，不同器件之間又有許多共同點(diǎn)。了解PLD的分類情況，對(duì)于正確選用PLD非常重要。目前可編程器件尚無(wú)嚴(yán)格的分類標(biāo)準(zhǔn)，下面只介紹幾種常用的分類方法。（1）按集成度分類可編程邏輯器件按照集成度來(lái)分類可以劃分為低密度可編程邏輯器件(LDPLD)和高密度可編程邏輯器件(HDPLD)兩類，每一類都包含多種類型的PLD。一般以1000等效邏輯門和44個(gè)引腳為界，密度在1000等效邏輯們以上、引腳多于44個(gè)的PLD為高密度器件，否則為低密度器件。低密度PLD主要包括早期出現(xiàn)的

14、一些PLD，包括PROM、PLA、PAL和GAL等4種。高密度PLD包括EPLD、CPLD和FPGA等三種，其集成度高于LDPLD。隨著集成工藝的發(fā)展，HDPLD的集成密度不斷增加。至今為止，集成度最高的FPGA可達(dá)百萬(wàn)門以上。（2）按編程特性分類可編程邏輯器件的功能信息是通過(guò)對(duì)器件編程存儲(chǔ)到可編程邏輯器件內(nèi)部的。根據(jù)各種PLD的結(jié)構(gòu)和編程方式，可將PLD分為以下四類:熔絲(Fuse)或反熔絲(Antifuse)編程器件。UVEPROM編程器件，即紫外線擦寫、電氣編程的器件。EEPROM編程器件，即電擦寫編程的器件。SRAM器件，即基于靜態(tài)存儲(chǔ)器的器件。以上第類、第類和第類器件又被稱為非易失性

15、器件，它們?cè)诰幊毯?，配置?shù)據(jù)保存在器件上。第類器件又稱為易失性器件，甸次掉電后配置數(shù)據(jù)會(huì)丟失，在每次上電時(shí)需要進(jìn)行重新配置。由于熔絲或反熔絲器件只能寫一次，編程后不能修改，所以又稱一次性編程器件(簡(jiǎn)稱OTP器件)。相對(duì)而言其它種類的器件可以多次編程以對(duì)設(shè)計(jì)進(jìn)行修改，所以又稱可多次編程器件。（3）按結(jié)構(gòu)分類根據(jù)結(jié)構(gòu)特點(diǎn)可將PLD劃分為簡(jiǎn)單PLD、CPLD和FPGA三類。簡(jiǎn)單PLD主要指早期的可編程邏輯器件，包括可編程只讀存儲(chǔ)器(PROM)、可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)。它是由與門陣列、或門陣列組成，能夠以積之和的形式實(shí)現(xiàn)布爾邏輯函數(shù)，因?yàn)槿我庖粋€(gè)組合

16、邏輯都可以用與或表達(dá)式來(lái)描述，所以簡(jiǎn)單PLD能夠完成大量的組合邏輯功能，并且具有較高的速度和較好的性能。CPLD由GAL發(fā)展而來(lái)，可以看作是對(duì)原始可編程器件的擴(kuò)充。它通常由大量可編程邏輯宏單元圍繞一個(gè)位于中心的、延時(shí)固定的可編程互聯(lián)矩陣組成。其中可編程邏輯宏單元結(jié)構(gòu)較為復(fù)雜，具有復(fù)雜的I/O單元互聯(lián)結(jié)構(gòu)，可根據(jù)用戶需要生成特定的電路結(jié)構(gòu)，完成一定功能。眾多的可編程邏輯宏單元被分成若干邏輯塊，每個(gè)邏輯塊類似于一個(gè)簡(jiǎn)單PLD?？删幊袒ヂ?lián)矩陣根據(jù)用戶需要實(shí)現(xiàn)1/0單元與邏輯塊以及邏輯塊與邏輯塊之間的連線，構(gòu)成信號(hào)傳輸?shù)耐ǖ?。FPGA通常包含3類可編程資源:可編程模塊、可編程I/O塊、可編程內(nèi)連線?？?/p>

17、編程邏輯塊排列成陣列，可編程邏輯塊排列成陣列，可編程內(nèi)連線圍繞著邏輯塊。FPGA通過(guò)對(duì)內(nèi)連線的編程，將邏輯塊有效的組合起來(lái)，從而實(shí)現(xiàn)用戶要求的特定功能。3.1.2常用EDA工具 （1）PROTEL是PROTEL公司在20世紀(jì)80年代末推出的EDA軟件，在電子行業(yè)的設(shè)計(jì)軟件中，它當(dāng)之無(wú)愧地排在眾多軟件的前面，在國(guó)內(nèi)使用較早、普及率也最高，幾乎所有的電子公司都要用到它，是電子設(shè)計(jì)的首選軟件。其最新版本PROTEl2000，是個(gè)整板級(jí)全方位電子設(shè)計(jì)系統(tǒng)，它包含了電路原理圖繪制、模擬一數(shù)字電路混合信號(hào)仿真、多層印刷電路板自動(dòng)布線設(shè)計(jì)、可編程邏輯器件設(shè)計(jì)、電子圖表生成、支持宏操作等功能，并具有客戶服務(wù)器

18、(C比則Ser代r)體系結(jié)構(gòu)，同時(shí)，還兼容其他EDA軟件的文件格式，其高密度多層印刷電路板自動(dòng)布線設(shè)計(jì)，可實(shí)現(xiàn)100的布通率。（2）ORCAD是ORCAD公司在20世紀(jì)80年代末推出的EDA軟件，它是世界上使用最廣的、也是功能最強(qiáng)大的EDA軟件，由于ORCAD使用了軟件狗防止盜版，因此在國(guó)內(nèi)的使用并不普及，知名度也不及PROTEL。在ORCAD公司兼并CADENCE公司后，更成為世界上最強(qiáng)大的EDA軟件開(kāi)發(fā)公司，它的ORCAD世紀(jì)集成版，包括了電路原理固繪制、印刷電路板設(shè)計(jì)、模擬一數(shù)字電路混合信號(hào)仿真、可編程邏輯器件設(shè)計(jì)等功能，它的電路仿真的元器件庫(kù)收入了幾乎所有的通用型電子元器件模塊，強(qiáng)大的

19、功能致使其售價(jià)高昂，在北美即接近8000美元。（3）SPICE是最早出現(xiàn)的EDA軟件之一，于1985年由MICROSIM公司推出，在電路仿真方面，它的功能可以說(shuō)員為強(qiáng)大，在國(guó)內(nèi)被普遍使用?，F(xiàn)在該公司雖已被并于oRCAD，但PSPICE仍然單獨(dú)銷售和使用，新推出的版本為PSPICE91，是功能強(qiáng)大的模擬一數(shù)字電路混合仿真軟件，它可以進(jìn)行各種各樣的電路仿真、激勵(lì)建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出，可在同一個(gè)窗口內(nèi)同時(shí)顯示模擬與數(shù)字的仿真結(jié)果，無(wú)論對(duì)哪種器件的哪些電路進(jìn)行仿真，包括脈寬調(diào)制電路、模數(shù)轉(zhuǎn)換電路、數(shù)模轉(zhuǎn)換電路、IGBT等都可以得到精確的仿真結(jié)果，對(duì)于庫(kù)中沒(méi)有的元器件模塊，

20、還可以自己竭輯添加。3.2 FPGA技術(shù)設(shè)計(jì)方法與流程一個(gè)完整的FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合后仿真、實(shí)現(xiàn)、布線后仿真和下板調(diào)試等主要步驟。其中電路設(shè)計(jì)與輸入是根據(jù)工程師的設(shè)計(jì)方法將所設(shè)計(jì)的功能描述給EDA軟件。常用的輸入方法有硬件描述語(yǔ)言(HDL) 和原理圖設(shè)計(jì)輸入方法。原理圖設(shè)計(jì)輸入法在早期應(yīng)用比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。這種方法的優(yōu)點(diǎn)是直觀、便于理解、元件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊建設(shè)與重用。更主要的缺點(diǎn)是:當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要作相應(yīng)的改動(dòng)。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，更常用的設(shè)計(jì)

21、方法是HDL設(shè)計(jì)輸入法。其中影響最為廣泛的HDL語(yǔ)言是VHDL和Verilog-HDL。它們的共同特點(diǎn)是利于自上而下的設(shè)計(jì)。利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向定制的ASIC移植。波形輸入和狀態(tài)圖輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法。使用波形輸入法時(shí)，只要繪制出激勵(lì)波形和輸出波形，EDA軟件就能自動(dòng)地根據(jù)相應(yīng)關(guān)系進(jìn)行設(shè)計(jì)。而使用狀態(tài)圖輸入法時(shí)，設(shè)計(jì)者只需畫出狀態(tài)轉(zhuǎn)意圖，EDA軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便。電路設(shè)計(jì)完成后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路是否符合設(shè)計(jì)要求。功能仿真有時(shí)也被稱為前仿真。通過(guò)仿

22、真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。綜合優(yōu)化(synthesize)是指將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化成所生成的邏輯連接，輸出edf和edn等文件，供FPGA/CPLD廠家的布局布線器進(jìn)行實(shí)現(xiàn)。綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致，需要做綜合后仿真。在仿真時(shí)，把綜合生成的延時(shí)文件反標(biāo)到綜合仿真模型中，可估計(jì)門延時(shí)帶來(lái)的影響。綜合后仿真與布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。這種仿真的主要目的是在于檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致。綜合結(jié)果的本質(zhì)是一

23、些由與、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距。此時(shí)應(yīng)該使用FPGA/CPLD廠商提供的工具軟件，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體FPGA/CPLD器件上，這個(gè)過(guò)程就叫做實(shí)現(xiàn)。一般實(shí)現(xiàn)分為翻譯(Translate)、映射(Map)、布局布線(plaee&Route)等三個(gè)步驟。因?yàn)橹挥衅骷_(kāi)發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開(kāi)發(fā)商提供的工具軟件。3.3 Quartus II開(kāi)發(fā)環(huán)境 與VHDL語(yǔ)言Altera公司上一代的PLD開(kāi)發(fā)軟件使用者眾多。目前Altera已經(jīng)停止開(kāi)發(fā)Maxplus II,而轉(zhuǎn)向Q

24、uartus II軟件平臺(tái)。利用Quartus II 9.0開(kāi)發(fā)系統(tǒng)對(duì)ALTERA FPGA的設(shè)計(jì)輸入方法有很多種,可以靈活選擇使用,以下介紹三種輸入方法：（1）原理圖輸入：這是一種最直觀的輸入方法,用ALTERA應(yīng)用軟件Quartus II 9.0提供的各種原理圖庫(kù)進(jìn)行設(shè)計(jì)輸入。這種方法看起來(lái)非常直觀,易于電路的調(diào)整及觀察。（2）硬件描述語(yǔ)言輸入：ALTERA應(yīng)用軟件支持VHDL、Verilog_HDL及AHDL等各種語(yǔ)言描述。語(yǔ)言描述的優(yōu)點(diǎn)是效率高,信號(hào)觀察也很方便。（3）網(wǎng)表輸入：對(duì)于在其它軟件系統(tǒng)上設(shè)計(jì)的電路,可以采用這種方法,而不必重新輸入,ALTERA應(yīng)用軟件支持的網(wǎng)表有EDIF格

25、式、VHDL格式及Verilog格式等。這種方法的優(yōu)點(diǎn)是可以充分利用現(xiàn)有的設(shè)計(jì)資源,但不易仿真及信號(hào)觀測(cè)。本設(shè)計(jì)主要采用VHDL語(yǔ)言描述方發(fā),VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware,Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言，目前利用硬件描述語(yǔ)言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件

26、，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本特點(diǎn)。以硬件描述語(yǔ)言表達(dá)設(shè)計(jì)意圖、FPGA作為硬件載體、計(jì)算機(jī)為設(shè)計(jì)開(kāi)發(fā)工具、EDA軟件作為開(kāi)發(fā)環(huán)境的現(xiàn)代電子設(shè)計(jì)方法日趨成熟。VHDL語(yǔ)言的程序結(jié)構(gòu)。一個(gè)VHDL程序包含實(shí)體（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、包集合（Package）、庫(kù)（Library）5個(gè)部分。實(shí)體是一個(gè)V

27、HDL程序的基本單元，由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成。實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。配置用于從庫(kù)中選取所需單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同規(guī)格的不同版本，使被設(shè)計(jì)系統(tǒng)的功能發(fā)生變化。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。庫(kù)用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合、配置。庫(kù)有兩種，一種是用戶自行生成的IP庫(kù)，有些集成電路設(shè)計(jì)中心開(kāi)發(fā)了大量的工程軟件，有不少好的設(shè)計(jì)范例，可以重復(fù)引用，所以用戶自行建庫(kù)的專業(yè)EDA公司的重要任務(wù)之一。另一類是PLD，ASIC芯片制造商提供的庫(kù)。比如常用的74系列芯片，RAM，ROM控制器，Co

28、unter計(jì)數(shù)器等標(biāo)準(zhǔn)模塊。用戶可以直接引用，而不必從頭編寫。實(shí)體說(shuō)明描述功能定義行為描述數(shù)據(jù)流程系統(tǒng)結(jié)構(gòu)設(shè)計(jì)實(shí)體結(jié)構(gòu)體描述設(shè)計(jì)實(shí)體結(jié)構(gòu)體1結(jié)構(gòu)體N 圖3.1 VHDL程序設(shè)計(jì)構(gòu)成VHDL程序設(shè)計(jì)構(gòu)成如圖3.1所示。設(shè)計(jì)實(shí)體是VHDL程序的基本單元，是最重要的電子系統(tǒng)抽象。它可以代表整個(gè)電子系統(tǒng)、一塊電路板或一枚芯片，簡(jiǎn)單的可以是一個(gè)與門電路,復(fù)雜的可以是一個(gè)微處理器或一個(gè)數(shù)字電子系統(tǒng)。VHDL程序由兩部分組成：第一部分為實(shí)體說(shuō)明，第二部分為結(jié)構(gòu)體。VHDL程序結(jié)構(gòu)更抽象、更基本、更簡(jiǎn)練的表示。設(shè)計(jì)實(shí)體由關(guān)鍵字Entity來(lái)標(biāo)識(shí)，結(jié)構(gòu)由Architecture來(lái)標(biāo)識(shí)。一個(gè)電路系統(tǒng)的程序設(shè)計(jì)只有

29、一個(gè)實(shí)體，可以有多個(gè)結(jié)構(gòu)體。系統(tǒng)設(shè)計(jì)中的實(shí)體提供該設(shè)計(jì)系統(tǒng)的公共信息，結(jié)構(gòu)體定義各個(gè)模塊內(nèi)的操作特性。一個(gè)設(shè)計(jì)實(shí)體至少包含一個(gè)結(jié)構(gòu)體或多個(gè)結(jié)構(gòu)體，構(gòu)成一個(gè)電子系統(tǒng)的設(shè)計(jì)模型。第4章 系統(tǒng)方案設(shè)計(jì)及FPGA芯片選型4.1系統(tǒng)硬件結(jié)構(gòu)圖硬件整體設(shè)計(jì)框圖如圖4.1所示：?jiǎn)纹瑱C(jī)89C51復(fù)位電路振蕩電路鍵盤輸入FPGADAC0832低通濾波時(shí)鐘電路LCD顯示輸出圖4.1 硬件整體設(shè)計(jì)框圖整個(gè)系統(tǒng)設(shè)計(jì)分為控制電路和數(shù)據(jù)處理電路兩大部分，控制電路以Intel公司的89S51單片機(jī)為核心，加上一些外圍電路組成，主要完成人機(jī)對(duì)話、數(shù)據(jù)接口、顯示信息以及控制數(shù)據(jù)處理電路工作等功能。數(shù)據(jù)處理電路以Altera公司

30、的FPGA芯片為核心，結(jié)合D/A轉(zhuǎn)換器以及低通濾波器，實(shí)現(xiàn)DDS數(shù)據(jù)處理和波形輸出。整個(gè)系統(tǒng)的工作過(guò)程是:首先單片機(jī)通過(guò)鍵盤輸入得到命令，然后將要生成波形的參數(shù)數(shù)據(jù)送入FPGA芯片，最后控制啟動(dòng)FPGA芯片工作。FPGA芯片完成DDS數(shù)據(jù)處理功能。將波形幅值數(shù)據(jù)送入D/A轉(zhuǎn)換器，實(shí)現(xiàn)任意波形的輸出。4.2 FPGA芯片選取在本設(shè)計(jì)中，F(xiàn)PGA芯片主要起著DDS數(shù)據(jù)處理及波形生成的作用，另外因?yàn)閱纹瑱C(jī)采用標(biāo)準(zhǔn)總線的方式進(jìn)行擴(kuò)展，配合該總線方式需要一個(gè)外部鎖存器。這個(gè)外部鎖存器做在FPGA中。在實(shí)現(xiàn)DDS功能時(shí)，F(xiàn)PGA由硬件編程的方法實(shí)現(xiàn)。通過(guò)利用單片機(jī)對(duì)FPGA的頻率控制寄存器、相位控制寄存器

31、、波形切換寄存器等進(jìn)行控制，達(dá)到輸出不同頻率、幅值的任意波形的目的。Altera的Cyclone系列具有高性價(jià)比的優(yōu)勢(shì)，價(jià)格足以和ASIC以及ASSP相競(jìng)爭(zhēng)。器件具備大批量應(yīng)用特性，包含嵌入式存儲(chǔ)器、外部存儲(chǔ)器接口和時(shí)鐘管理電路等。 EP1C6芯片是Altera公司Cyclone系列FPGA中的一種，其內(nèi)部結(jié)構(gòu)如圖4.2所示。Cyclone FPGA系列器件基于0.3nm1.5V、全銅SRAM工藝制造，器件密度達(dá)到了5980個(gè)邏輯單元，擁有288K比特容量的片內(nèi)RAM，并提供了多個(gè)用來(lái)管理板級(jí)時(shí)鐘網(wǎng)絡(luò)的全功能鎖相環(huán)以及同工業(yè)標(biāo)準(zhǔn)外部存儲(chǔ)器件相連的專用I/O接口。Altrera的Nios嵌入式處

32、理器和豐富的IP庫(kù)也可以用于Cyclone器件的開(kāi)發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。Altrera公司還提供了新的低成本串行配置器件，用來(lái)對(duì)Cyclone器件進(jìn)行配置。Cyclone系列器件的主要特點(diǎn)如下:擁有5980個(gè)邏輯單元； 高達(dá)92160比特的RAM空間；支持低成本的串行配置器件；支持LVTTL、VCMOS、STL-2和SSTL-3 I/O標(biāo)準(zhǔn)；支持66/33Mhz，64/32位PCI標(biāo)準(zhǔn)；支持高速（640Mb/s）LVDS I/O接口；每個(gè)器件最多擁有2個(gè)鎖相環(huán)，用于實(shí)現(xiàn)時(shí)鐘倍頻和相移等功能；支持高速外部存儲(chǔ)，包括DDR、

33、SDRAM（133MHZ）、FCRAM以及單倍數(shù)據(jù)速率（SDR）SDRAM等；支持多種由Altrera公司及其第三方合作伙伴提供的IP功能模塊。圖4.2 EP1C6內(nèi)部結(jié)構(gòu)圖表4.1Cyclone系列器件的性能特點(diǎn)特性EP1C3EP1C4EP1C6EP1C12EP1C20邏輯單元（LE） 2,9104,0005,98012,06020,060M4K RAM塊（4Kbit奇偶校驗(yàn)）1317205264總RAM位59,90478,33692,160239,616294,912鎖相環(huán)（PLL）12222最大用戶I/O數(shù)104301185249301差分通道 3412972103129基于C

34、yclone器件的上述優(yōu)點(diǎn)，它能夠提供片上RAM和PLL，功耗較低，所以這次設(shè)計(jì)選擇了EP1C6Q240C8芯片作為DDS處理的FPGA芯片。該芯片具有5980個(gè)LE、2個(gè)PLL、能夠提供92160位RAM、185個(gè)I/O引腳和多個(gè)特殊功能輸入引腳，完全能夠滿足設(shè)計(jì)的需要,并可為未來(lái)的升級(jí)和程序擴(kuò)展提供足夠的空間。第5章 VHDL硬件電路設(shè)計(jì)與時(shí)序仿真5.1系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和模塊劃分FPGA設(shè)計(jì)采用自上而下的設(shè)計(jì)方法。設(shè)計(jì)開(kāi)始時(shí)先劃分確定整體機(jī)構(gòu)，將設(shè)計(jì)劃分為若干個(gè)小模塊，然后一一實(shí)現(xiàn)這些模塊的功能，最后將這些模塊組合起來(lái)，實(shí)現(xiàn)整個(gè)FPGA預(yù)訂功能。圖5.1位FPGA整體設(shè)計(jì)框圖圖5.1為FPGA

35、整體結(jié)構(gòu)設(shè)計(jì)框圖5.2各模塊的設(shè)計(jì)及時(shí)序5.2.1 DDS處理模塊在本系統(tǒng)中，按照具體功能的劃分，DDS數(shù)據(jù)處理模塊可分為地址發(fā)生器子模塊和波形數(shù)據(jù)存儲(chǔ)子模塊。（1）地址發(fā)生器子模塊地址發(fā)生器子模塊電路如圖5.2所示。圖5.2 地址發(fā)生器模塊電路地址發(fā)生器子模塊包含相位累加器和相位控制器，其中相位累加器是一個(gè)帶有累加功能的加法器adder8k，接受dff1反饋回來(lái)的數(shù)值與K不斷的累加，其數(shù)值送入寄存器寄存。K位頻率控制字，可以作為步長(zhǎng)來(lái)進(jìn)行加法運(yùn)算，由DDS原理可知，通過(guò)控制頻率控制字K就可以方便地控制輸出頻率。相位控制器寄存器dff1，在系統(tǒng)時(shí)鐘的控制下，把相位送入quwei寄存器進(jìn)行寄存。

36、 quwei寄存器后面接了T觸發(fā)器，低電頻有效。當(dāng)T位地點(diǎn)頻時(shí)，就把寄存器地址值輸出。圖5.3波形選擇模塊電路 我們?cè)O(shè)定了正弦波sin_rom，方波triangle_ROM,鋸齒波square_ROM模塊，生成三種波形的數(shù)值T觸發(fā)器的輸出地址值分別送入三個(gè)波形產(chǎn)生ROM模塊，從而生成相應(yīng)波形數(shù)據(jù)。mux3_1位三路選擇器，當(dāng)en為1時(shí)，輸出正弦波的數(shù)值。當(dāng)en為2時(shí)，輸出為方波的值。當(dāng)en為3時(shí)，輸出的就是方波。（2）相位加法器電路相位加法器電路符號(hào)如圖5.4所示圖5.4 位加法器電路符號(hào) adder8b接受dff1反饋回來(lái)的相位與K進(jìn)行累加，從而輸出累加后的相位。VHDL程序如下：archi

37、tecture art of adder8b issignal si:std_logic_vector(12 downto 0);signal ai:std_logic_vector(3 downto 0);signal bi:std_logic_vector(12 downto 0);beginai<='0'&a;bi<='0'&b;si<=ai+bi;s<=si(11 downto 0);wr<='0'cs<='0'end architecture art;圖5.5加法器時(shí)序

38、仿真（3）相位控制電路相位控制器電路如圖5.6所示:圖5.6相位控制器時(shí)序真VHDL程序如下：architecture func of dff1 issignal q1 : std_logic_vector (11 downto 0);begin process(clk1,q1,d) begin if clk1'event and clk1 ='1' then q1 <= d ; end if; end process; q_1<=q1;end func;圖5.7相位控制器時(shí)序仿真（4）寄存器寄存器電路符號(hào)如圖5.8所示：圖5.8 寄存器電路符號(hào) VHDL程

39、序如下：earchitecture behav of quwei isbeginqout(8 downto 0)<=qin(11 downto 3);end behav;5.2.2 波形存儲(chǔ)模塊波形ROM采用LPM定制而成。LPM是參數(shù)可設(shè)置模塊庫(kù)（Library of Parameterized Modules）的英語(yǔ)縮寫，Altera提供的可參數(shù)化宏功能模塊和LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。圖5.9為在LPM_ROM定制過(guò)程中選擇波形ROM的數(shù)據(jù)線和地址線寬度 圖5.9 在LPM_R

40、OM定制過(guò)程中選擇波形ROM的數(shù)據(jù)線和地址線寬度 在LPM_ROM中，我們可以設(shè)計(jì)正玄波，方波，三角波以及鋸齒波的數(shù)據(jù)線和地址寬度。列如，當(dāng)某ROM的數(shù)據(jù)寬位8位，地址寬位7位，即可放置128個(gè)8位數(shù)據(jù)。我們建立一個(gè)（.mif）格式的波形存儲(chǔ)數(shù)據(jù)庫(kù)，LPM_ROM對(duì)加載MIF文件，就可以在對(duì)應(yīng)的波形存儲(chǔ)模塊中進(jìn)行讀取。5.3 時(shí)序仿真與分析5.3.1 建立仿真在Quartus II的Block Editor中，一一調(diào)出已經(jīng)設(shè)計(jì)好的各個(gè)模塊（模塊“adder8b”、模塊“dff1”、模塊“quwei”、模塊“TJ” 模塊“dff1”、 等）,根據(jù)Quartus II的Block Editor的設(shè)

41、計(jì)要求和本設(shè)計(jì)的要求進(jìn)行連線、加輸入輸出腳。最終的仿真實(shí)體如圖5.10所示：圖5.10 FPGA仿真實(shí)體圖5.3.2時(shí)序仿真與結(jié)果分析（1）在ROM配置為正弦數(shù)據(jù)的情況下的時(shí)序仿真圖圖5.11 Guagle_wave正弦波波形圖5.11為我們?cè)贕uagle_wavez中設(shè)定正弦波的波形，其數(shù)據(jù)長(zhǎng)度為256，數(shù)據(jù)寬度為8位，采用十六進(jìn)制制格式，從圖中可以看出橫坐標(biāo)的最大值為256對(duì)應(yīng)我們的數(shù)據(jù)長(zhǎng)度。我們把它設(shè)置文件名為（.mif）格式。在我們的Quartus II軟件中就會(huì)配置生成一個(gè)正弦函數(shù)數(shù)據(jù)表，如圖5.12所示5.12正弦波ROM數(shù)據(jù)表圖5.13正弦波時(shí)序輸出圖 圖5.13為正弦波的時(shí)序輸

42、出，在這里我們的時(shí)鐘設(shè)置為100ns，頻率為10MHz，k值為1，時(shí)能信號(hào)en為0，從圖中我們可以看出，p_out的值在不斷的增加，當(dāng)加到峰值7F時(shí)，然后再遞減，逐漸減直到位零。這就一個(gè)正弦波的周期，7F時(shí)數(shù)據(jù)很寬，因?yàn)樵诓ǚ搴筒ü仁乔€的斜率接近幾乎為零，然后兩邊慢慢遞增和遞減，從而數(shù)據(jù)寬度在慢慢減小，當(dāng)減小到斜率為1時(shí)，然后再遞增。從零到峰值再到零就位一個(gè)完整的正弦波。其值在圖5.16中都能找到，而且與之對(duì)應(yīng)，結(jié)果與我們所預(yù)期的基本相符，因此，該波形發(fā)生器達(dá)到要求并可以輸出正弦波。通過(guò)DA轉(zhuǎn)換器，濾波器濾波后就能在示波器上顯示出來(lái)。（2）在ROM配置為方波數(shù)據(jù)的情況下的時(shí)序仿真圖5.14 Guagle_wave方波波形圖5.14為我們?cè)贕uagle_wavez中設(shè)定方波的波形，其數(shù)據(jù)長(zhǎng)度為256，數(shù)據(jù)寬度為8位，采用十六進(jìn)制制格式，從圖中可以看出橫坐標(biāo)的最大值為256對(duì)應(yīng)我們的數(shù)據(jù)長(zhǎng)度。整個(gè)周期內(nèi)只有兩個(gè)數(shù)值，一高一低，跟我們的時(shí)類似，把它設(shè)置文件名為（.mif）格式。在我們的Quartus II軟件中就會(huì)配置生成一個(gè)方波數(shù)據(jù)表，如圖5.15所示圖5.15方波ROM數(shù)據(jù)表圖5.16方波時(shí)序輸出圖圖5.16為方波的時(shí)序輸出，在這里我們的時(shí)鐘設(shè)置為100ns，頻率為10MHz，k值為1，時(shí)能信號(hào)en為2，從圖中可以看出，開(kāi)始時(shí)輸出