基于FPGA的數(shù)字頻率計設計

1、攀枝花學院本科畢業(yè)設計（論文）基于FPGA的數(shù)字頻率計設計學生姓名： 學生學號： 200610504115 院（系）： 電氣信息工程學院 年級專業(yè)： 2006級測控技術與儀器 指導教師： 二一年六月攀枝花學院畢業(yè)設計(論文) 摘要25攀枝花學院畢業(yè)設計(論文) 摘 要摘 要在電子技術中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系，因此頻率的測量就顯得十分重要。數(shù)字頻率計是數(shù)字電路中的典型應用，是電子測量與儀表技術最基礎的電子儀器之一，是計算機、通訊設備、音頻視頻等科研生產(chǎn)領域不可缺少的測量儀器。與傳統(tǒng)的頻率計相比，數(shù)字頻率計具有精度高、測量范圍大、可靠性好等

2、優(yōu)點。是頻率測量的重要手段之一。該論文研究基于FPGA的數(shù)字頻率計的設計，在QuartusII環(huán)境中，運用VHDL語言完成數(shù)字頻率計的設計，并對設計進行綜合、編譯、仿真。通過仿真分析，證明該頻率計測量結果的正確性。本文的主要內容概括如下： 介紹了數(shù)字頻率計的基本內容和重要性，并對數(shù)字頻率計的國內外研究現(xiàn)狀進行了總結；并概括了本次設計的主要任務和內容。介紹了數(shù)字頻率計設計開發(fā)環(huán)境，并對FPGA、QuartusII、VHDL進行了詳細介紹對開發(fā)流程詳細說明。 根據(jù)實際需要對數(shù)字頻率計設計方法、方案進行了可行性比較，并對其實現(xiàn)的功能進行了具體要求，對設計模塊進行了劃分，并定義了每個模塊所實現(xiàn)的功能。

3、 用VHDL語言編程，具體實現(xiàn)頻率計各個模塊的功能, 對數(shù)字頻率計仿真并驗證其功能。關鍵詞：FPGA，QuartusII ，VHDL，頻率計攀枝花學院畢業(yè)設計(論文) ABSTRACTABSTRACTIn electronics,frequency is one of the most basic parameters.And it have a close relationship with many measurement program of electrical parameters and measurement results, so the measurement of freq

4、uency is very important.Digital frequency meter is a typical applications in digital circuit,and one of the most basic electronic devices in electronic measurement and instrumentation technology. Digital frequency meter is an indispensable measuring instruments for scientific research and production

5、 as computers, communications equipment, audio, video. Compared with the conventional frequency counter,digital frequency meter have a high accuracy, measurement range and a good reliability. It is one of important measure for frequency measurement: The thesis research in design of digital frequency

6、 meter,FPGA-based. VHDL language is used to complete the design of digital frequency meter in QuartusII,and completed thesis with composited, compiled, simulated. Through simulation and analysis, The results show that the accuracy of measure for the frequency. The main contents of this thesis are su

7、mmarized as follows:Firstly,it introduced the importance and basic content of digital frequency meter, and current research is summarized .the main tasks and content of this design are summarized.Secondly,design and development environment of digital frequency meter are introduced. FPGA, QuartusII a

8、nd VHDL are described in detail.Thirdly,according to the actual needs of the digital frequency meter, design method and design program are compared to achieve the functions of their specific requirements, and defines the functions of each module to achieve the function.Lastly,the functions of each m

9、odule achieved with VHDL language programming, simulation and verify functionality of the digital frequency meter Key words FPGA，QuartusII ，VHDL，digital frequency mete攀枝花學院畢業(yè)設計(論文) 目 錄攀枝花學院畢業(yè)設計(論文) 1 緒 論1 緒 論數(shù)字頻率計(DFM)是電子測量與儀表技術最基礎的電子儀表類別之一,是計算機、通訊設備、音頻視頻等科研生產(chǎn)領域不可缺少的測量儀器，而且它是數(shù)字電壓表(DVM)必不可少的部件，因此，數(shù)字頻

10、率計的發(fā)展對整個電子產(chǎn)品的發(fā)展起著舉足輕重的作用。本文采用測頻法的思想，利用FPGA設計數(shù)字頻率計，為提高檢測可靠性和效率奠定了堅實的基礎。1.1 數(shù)字頻率計概述數(shù)字頻率計是一種用十進制數(shù)字顯示被測信號頻率的數(shù)字測量儀器.它的基本功能是測量正弦信號、方波信號、尖脈沖信號及其他各種單位時間內變化的物理量。當今數(shù)字頻率計不僅是作為電壓表、計算機、天線電廣播通訊設備、工藝過程自動化裝置。集成數(shù)字頻率計由于所用元件少、投資少、體積小、功耗低、且可靠性高、功能強、易于設計和研發(fā),使得它具有技術上的實用性和應用的廣泛性。不論從彩色電視機、電冰箱，DVD，還是現(xiàn)在家庭常用到的數(shù)字電壓表、數(shù)字萬用表等都包含有

11、頻率計。在智能化、數(shù)字化科技發(fā)展的今天，數(shù)字頻率計已成為頻率計發(fā)展的方向，與傳統(tǒng)的頻率計相比，數(shù)字頻率計具有測量速度快、精度高、量程大、設計簡單、讀數(shù)方便等優(yōu)點。因此，數(shù)字頻率計的發(fā)展對整個電子產(chǎn)品的發(fā)展起著舉足輕重的作用1。近年來，我國在數(shù)字頻率計研究領域發(fā)展迅速。目前，數(shù)字頻率計的設計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下的逐層完成相應的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件。1.2 數(shù)字頻率計的國內外研究現(xiàn)狀由于社會發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對頻率的測量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術。而頻率測量所能達到的精

12、度，主要取決于作為標準頻率源的精度以及所使用的測量設備和測量方法。目前，國內外使用的測頻的方法有很多，有直接測頻法、內插法、游標法、時間-電壓變化法、多周期同步法、頻率倍增法、頻差倍增法以及相位比較法等等。直接測頻的方法較簡單，但精度不高。內插法和游標法都是采用模擬的方法，雖然精度提高了，但是電路設計卻很復雜；時間-電壓變化法是利用電容充放電時間進行測量，由于經(jīng)過A/D轉換，速度較慢，且抗干擾能力較弱。多周期同步法是精度較高的一種。為了進一步的提高精度，通常采用模擬內插法或游標法與多周期同步法結合使用，雖然精度有了進一步的提高，但始終未解決個字的計數(shù)誤差，而且這些方法設備復雜，不利于推廣。頻率

13、誤差倍增法可以減小計數(shù)器的個字的誤差，提高測量精度。但用這種方法來提高測量精度是有限的，因為如要得到的測量精度，就要把被測頻率倍頻到，這無論是對倍頻技術，還是對目前的計數(shù)器都是很難實現(xiàn)的。頻差倍增-多周期法是一種頻差倍增法和差拍法相結合的測量方法。這種方法是將被測信號和參考信號經(jīng)頻差倍增使被測信號的相位起伏擴大，在通過混頻器獲得差拍信號，用電子計數(shù)器在低頻下進行多周期測量，能在較少的倍增次數(shù)和同樣的取樣時間情況下，得到比測頻法更高的系統(tǒng)分辨率和測量精度。但是仍然存在著時標不穩(wěn)而引入的誤差和一定的觸發(fā)誤差。以上只是對現(xiàn)存的幾種主要的測頻方法的概述，很顯然從以上的分析中知道： 不同的測頻方法在不同

14、的應用條件下是具有一定的優(yōu)勢?？傊l率(時間)測量技術發(fā)展非?？?。在頻標方面，一方面是追求新的更高穩(wěn)定度和準確度的新型頻標，據(jù)報道，實驗室中做出頻率準確度優(yōu)于的頻標。一方面是提供便于工業(yè)、科研應用的商品化頻標，如小銫鐘、銣頻標、新型高穩(wěn)定度晶體振蕩器等這些工作多在計量研究與工業(yè)部門進行。大量的工作在改進、創(chuàng)造新的測頻原理、方法和儀器，以便以更高的精度、速度，自動進行測量和數(shù)據(jù)處理，并向多功能、小型化、高性價比方向發(fā)展。在提高測頻精度方面，值得特別提出的有全同步取樣技術和可校準通用電子計數(shù)器技術，它們使測頻精度提高到一個新的水平2。我國的頻率計不是落后發(fā)達國家太多，我國在這個領域的發(fā)展是極其迅

15、速的，現(xiàn)在的技術實際已是多年來見證。我國現(xiàn)階段電子產(chǎn)品的市場特點,電子數(shù)字化發(fā)展很快。在我國和發(fā)達國家的發(fā)展情況是趨于一致的，數(shù)字頻率計已經(jīng)應用于高科技等產(chǎn)品上面，可以不無夸張的說沒有不包含有頻率計的電子產(chǎn)品。我國的CD、VCD、DVD和數(shù)字音響廣播等新技術已大量進入市場;而在今天這些行業(yè)中都必須用到頻率計。到今天頻率計已開始并正在向智能、精細方向的發(fā)展。國外的發(fā)展比我國要早，所以在這些行業(yè)中還領先于我們，我國還是缺少開發(fā)和研發(fā)的資金投入，很多的電子企業(yè)都不太樂意去花大量的時間、資金和精力去研究和開發(fā)，這也就使得我國在這方面的人力和資金都不充足，也就無法于發(fā)達國家相比，不能夠形成一個量產(chǎn)的效果

16、。從而很多的企業(yè)沒有競爭力，這也和我國其他的民族產(chǎn)業(yè)存在相同的情況，這也正是我國在高速發(fā)展后的今天很少有自己的民族品牌的原因，所以我國應該大力的支持自己的民族品牌，不僅僅是要在資金和人才的投入，還要有具體的實際行動并起到一定的保護作用。1.3 該設計研究的主要任務和內容該設計根據(jù)頻率計原理，采用測頻法的設計思想，在QuartusII開發(fā)環(huán)境中，利用VHDL語言設計了數(shù)字頻率計，并通過仿真驗證了設計的正確性。全文分為五章，各章的內容安排如下：第1章主要介紹了數(shù)字頻率計的使用場合、國內外研究現(xiàn)狀，交代了該論文研究的主要任務和內容。第2章主要介紹了數(shù)字頻率計的開發(fā)環(huán)境：FPGA、QuartusII、

17、VHDL。簡單介紹了FPGA以及用FPGA設計的特點、優(yōu)點和用FPGA開發(fā)大規(guī)模數(shù)字系統(tǒng)的設計流程；介紹了QuartusII的發(fā)展和使用；介紹了本次設計所使用的VHDL語言的發(fā)展狀況、優(yōu)點，以及VHDL作為硬件描述語言編程流程。第3章介紹了數(shù)字頻率計的設計方案，對數(shù)字頻率計的設計方法和設計方案進行了定性分析和選擇，確定了設計要求，并劃分了頻率計各個模塊，確定了各個模塊所要達到的功能。第4章具體實現(xiàn)頻率計的功能并編程實現(xiàn)功能。概述了實現(xiàn)方法原理；通過編程，實現(xiàn)了各個模塊的功能；通過編譯仿真分析并驗證頻率計所能實現(xiàn)的功能。第5章對全文進行了總結，分析設計的不足和存在的問題。攀枝花學院畢業(yè)設計(論文

18、) 2 數(shù)字頻率計開發(fā)環(huán)境介紹2 數(shù)字頻率計開發(fā)環(huán)境介紹2.1 FPGA簡介2.1.1 FPGA簡介傳統(tǒng)的數(shù)字系統(tǒng)設計一般采用搭積木式的方法進行，即由器件搭建成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的“積木塊”是固定功能的標準集成電路，如74/ 54系列(TTL)、4000/4500系列(CMOS)芯片和一些固定功能的大規(guī)模集成電路。設計者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設計。傳統(tǒng)的數(shù)字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現(xiàn)系統(tǒng)功能。進入到20世紀90年代以后，電子設計自動化(Electronics Design Automation,EDA)技術的發(fā)展和普及

19、給數(shù)字系統(tǒng)的設計帶來了革命性的變化。利用EDA工具，采用可編程邏輯器件設計數(shù)字電路，正在成為數(shù)字系統(tǒng)設計的主流3。 FPGA是現(xiàn)場可編程門陣列(Field Programmable Gate Array)的簡稱。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術。它利用計算機輔助設計，繪制出實現(xiàn)用戶邏輯的原理圖、編輯布爾方程或用硬件描述語言方式作為設計輸入；然后經(jīng)過一系列轉換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。這樣就實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設計、自行研制和自行生產(chǎn)集成電路的目的4。FPGA的基本特點主要

20、有： 采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA可做其它全定制或半定制ASIC電路的中試樣片。 FPGA內部有豐富的觸發(fā)器和I/O引腳。 FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。FPGA器件具有下列優(yōu)點： 隨著超大規(guī)模集成電路(Very Large Scale IC,VLSI)工藝的不斷提高，單一芯片內部可以容

21、納上百萬個晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，所實現(xiàn)的功能越來越強，同時還可以實現(xiàn)系統(tǒng)集成。 FPGA芯片在出廠之前100%都做過測試，不需要設計人員承擔投資風險和費用，設計人員只需在自己的實驗室里就可以通過相關的軟硬件環(huán)境來完成芯片的最終功能設計。所以，F(xiàn)PGA的資金投入少，節(jié)省了許多潛在的花費。 用法可以反復的編程、擦除、使用，或者在外圍電路不動的情況下，用不同的實現(xiàn)軟件就可以實現(xiàn)不同的功能。因此，用FPGA試制樣本，能以最快的速度占領市場。FPGA軟件包中有各種輸入工具、仿真工具、版圖設計工具及編程器等全線產(chǎn)品，使電路設計人員在很短的時間內就可以完成電路的

22、輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當電路有很少的改動時，更能顯示出FPGA的優(yōu)勢。電路設計人員使用FPGA進行電路設計時，不需要具備專門的IC深層次的知識，F(xiàn)PGA軟件易學易用，可以使設計人員集中精力進行電路設計，快速將產(chǎn)品推向市場5。2.1.2 FPGA設計流程 FPGA的設計過程是利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過程。FPGA的一般設計流程如圖2.1所示，包括設計準備、設計輸入、功能仿真、設計處理、時序仿真和器件編程及測試七個步驟。 設計準備 在系統(tǒng)設計之前，首先要進行的是方案論證，系統(tǒng)設計和器件選擇等準備工作。 設計輸入 設計輸入是設計人員將所設計的系統(tǒng)或電路以開發(fā)

23、軟件要求的某種形式表示出來，并送入計算機的過程。設計輸入通常有以下三種形式。1) 原理圖輸入方式原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調出來，畫出原理圖。2) HDL(硬件描述語言)輸入方式硬件描述語言是用文本方式描述設計的，它分為普通硬件描述語言和行為描述語言。3) 波形輸入方式 波形輸入方式主要用來建立和編輯波形設計文件，以及輸入仿真向量和功能測試向量。 功能仿真功能仿真在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延時信息，僅對初步的功能進行檢測。 設計處理設計處理時器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進

24、行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。1) 語法檢查和設計規(guī)則檢查設計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線等，并及時列出錯誤信息報告供設計人員修改，然后進行設計規(guī)則檢驗，并將編譯報告列出，指明違反規(guī)則情況以供設計人員糾正。2) 邏輯優(yōu)化和綜合簡化所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。3) 適配和分割確立優(yōu)化以后的邏輯能否與器件中的宏單元和I/O用單元適配，然后將設計分割為多個便于識別的邏輯小塊形式映射到器件相應的宏單元中。4) 布局和布線布局和布線工作時在上面的設計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互

25、連。 時序仿真時序仿真又稱后仿真或延時仿真。在設計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關系，估計設計的性能，以及檢查和消除競爭冒險等式非常必要的。 器件編程測試時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件6。圖2.1 可編程器件FPGA的一般設計流程2.2 QuartusII簡介QuartusII軟件是美國Altera公司的第四代EDA開發(fā)軟件，QuartusII是Altera前一代FPGA/CPLD集成環(huán)境MAX+plusII的更新?lián)Q代產(chǎn)品，其界面友好、使用便捷。它提供了一種與結構無關的設計環(huán)境，非常適應具體的設計需要。QuartusII軟件還提供了方便的設計輸入方式、快

26、速的編譯和直接易懂的器件編程，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Deseription Language)等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。QuartusII軟件支持的器件有：Stratix、Stratix GX、Stratix、Mercury、AX3000A、MAX7000B、MAX7000S、MAX 7000AE、MAX、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyc

27、lone、Cyclone、APEX、APEX20KC、APEX20KE和ACEX1K系列。QuartusII軟件的編程器是系統(tǒng)的核心，提供功能強大的設計處理，設計者可以添加特定的約束條件來提高芯片的利用率。在設計流程的每一步，QuartusII軟件能夠引導設計者將注意力放在設計上，而不是軟件的使用上，同時，自動的錯誤定位、完備的錯誤和警告信息等功能，使設計修改工作變得簡單容易。另外，QuartusII軟件可與MATLAB的Simulink和DSP Builder結合，是開發(fā)DSP硬件系統(tǒng)的關鍵EDA工具，QuartusII軟件與SOPC Builder結合，能夠開發(fā)SOPC(System On

28、 a Programmable Chip)系統(tǒng)，是一款很有發(fā)展前途的EDA軟件。Altera QuartusII作為一種可編程邏輯的設計環(huán)境，由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎7。2.3 VHDL語言簡介2.3.1 VHDL語言的發(fā)展以及優(yōu)點在HDL(硬件描述語言)形成發(fā)展之前，已有了許多程序設計語言，如匯編、C、Pascal、Fortran、Prolog等語言。這些語言運行在不同的硬件平臺和操作環(huán)境中，他們是適合描述過程和算法，不適合作硬件描述。美國國防部電子系統(tǒng)項目有眾多的承包公司，由于各公司技術線路不一致，許多產(chǎn)品不兼容，他們使用各自的設計語言，使得設計

29、不能重復利用，造成了信息交換困難和維護困難。美國政府為了降低開發(fā)費用，避免重復設計，國防部為讓他們的超高集成電路提供了一種硬件描述語言，以期望VHDL功能更強大、嚴格、可讀性好。政府要求各公司的合同都用 它來描述，以避免產(chǎn)生歧義。由政府牽頭，VHDL工作小組1981年6月成立，提出了一個滿足電子設計各種要求的能夠作為工業(yè)標準的HDL。1987年12月通過標準審查并宣布實施，即IEEE STD 1076-1987LRM。1993年VHDL重新修訂，形成新的標準即IEEE STD 1076-1993LRM93?，F(xiàn)在隨著系統(tǒng)級FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調設計和系統(tǒng)設計變得越來越重要。硬件描

30、述語言為適應新的情況，得到迅速發(fā)展。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱為可視部分及端口)和內部(或稱為不可視部分)。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點是多方面的。 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而

31、決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能檢驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個代發(fā)組共同工作才能實現(xiàn)。 對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉變成門級網(wǎng)表。 VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的

32、結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。2.3.2 VHDL的開發(fā)流程VHDL作為一種標準化的硬件描述語言，在對硬件電路進行描述的過程中應該遵循一定的流程，主要包括以下幾步：圖2.3 VHDL開發(fā)流程圖 在進行硬件電路系統(tǒng)設計之前，首先作出總體設計方案；然后給出相應的硬件電路系統(tǒng)設計指標；最后將總體方案中的各個部分電路設計任務及設計要求給相應的設計部門。 具體電路功能。接受相應的電路設計任務后，首先要對電路的設計任務和設計要求進行具體分析，確定設計電路所要實現(xiàn)的具體功能。 劃分模塊、編寫程序。利用VHDL設計硬件電路通常采用自頂向下的設計方法。這種設計方法的總體思路是：

33、首先確定頂層模塊并進行頂層模塊的設計；然后將頂層模塊中的邏輯功能劃分為不同的功能模塊，再進行功能模塊的詳細設計。 VHDL程序模擬。在設計過程中，往往先采用模擬器(或稱為仿真器)對VHDL程序進行模擬(或稱為仿真)。這樣做的目的是可以在設計的早期發(fā)現(xiàn)電路設計上的缺陷和錯誤，從而節(jié)省電路設計的時間，縮短開發(fā)周期。 綜合、優(yōu)化和布局布線。綜合是將電路設計的VHDL描述轉換成底層電路表示；優(yōu)化是將電路設計的時延縮到最小和有效利用資源；布局布線是將通過綜合和優(yōu)化所得到的邏輯，安防到一個邏輯器件之中的過程。 布局布線后的程序模擬。與VHDL程序模擬不同，只是對設計的邏輯功能進行模擬， 生成器件編程文件。

34、生成器件編程文件的作用是將VHDL描述經(jīng)過模擬、綜合、優(yōu)化和布局布線的結果，經(jīng)過一定的映射轉換成一個器件編程所用的數(shù)據(jù)文件格式。 進行器件編程8。攀枝花學院畢業(yè)設計(論文) 4 數(shù)字頻率計的設計3 數(shù)字頻率計的設計方案3.1 數(shù)字頻率計設計原理圖3.1 數(shù)字頻率計原理基本框圖頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。所謂頻率，就是周期性信號的在單位時間(1s)內變化的次數(shù)，閘門時間可以根據(jù)需要取值，大于或小于1 s都可以。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度

35、就受影響。若在一定時間間隔T內測得這個周期性信號的重復變化次數(shù)為N，則其頻率可表示為9： 為了準確地測出頻率的多少，人們研究出了很多測頻率的方法。根據(jù)頻率工作原理可將頻率測量方法分成以下幾類： 利用電路的某種頻率相應特性來測量頻率。諧振測頻法和電橋測頻法是這類測量方法的典型代表：前者常用于低頻段的測量，后者主要用于高頻或者微波頻段的測量。諧振法優(yōu)點是體積小、重量輕、不要求電源等，目前仍獲得廣泛應用。 利用標準頻率與被測頻率進行比較來測量頻率。采用比較法測量頻率，其準確度取決于標準頻率的準確度。拍頻法、示波器法以及差頻法等均屬此方法。拍頻法和示波器法主要用于低頻段的測量，差頻法則用于高頻段的頻率

36、測量，它的顯著優(yōu)點是測試靈敏度高。以上兩種方法適合于模擬電路中實現(xiàn)，但是模擬電路沒有數(shù)字電路穩(wěn)定，因此數(shù)字電路出現(xiàn)后，馬上就出現(xiàn)了數(shù)字頻率計。目前廣泛使用的計數(shù)測頻法則適合于數(shù)字電路實現(xiàn)。該方法是根據(jù)頻率的定義，記下單位時間內周期信號的重復次數(shù)，因此又稱為電子計數(shù)器測頻法。常用數(shù)字頻率測量方法有M法，T法和M/T法。M法是在給定的閘門時間內，測量被測信號的脈沖個數(shù)再進行換算得出被測信號的頻率，其測量精度取決于閘門時間得準確度和被測信號頻率。當被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。T法是通過測量被測信號的周期，然后換算得出被測信號的頻率。其測量精度取決于被測信號的周期和計時精度

37、，測信號頻率較高時，對計時精度的要求就很高10。3.2 數(shù)字頻率計設計方案數(shù)字頻率計的設計方案很多，目前主要有以下幾種。方案一：電路整體框架如圖3.2所示。被測信號經(jīng)過放大，整形電路將其轉換成同頻率的脈沖信號，送入計數(shù)器進行計數(shù)，閘門的一個輸入信號是標準脈沖信號，其時間是相當精確的，計數(shù)器顯示電路采用七段共陰極LED數(shù)碼管。 待測信號xclkLED顯示閘門控制器標準時鐘clk計數(shù)器 圖 3.2 方案一框圖方案二：采用單片機程序處理輸入信號并且將結果直接送往LED顯示，為了提高系統(tǒng)的穩(wěn)定性，輸入信號前進行放大整形，在通過A/D轉換器輸入單片機系統(tǒng)，采用這種方法可大大提高測試頻率的精度和靈活性，并

38、且能極大的減少外部干擾，采用VHDL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。但采用這種方案相對設計復雜度將會大大提高并且采用單片機系統(tǒng)成本也會大大提高。LED數(shù)顯電路單片機A/D轉換器放大整形電路xclk圖3.3 方案框圖方案三：采用頻率計專用模塊，即大規(guī)模集成電路將計數(shù)器、鎖存器、譯碼、位和段驅動，量程及小數(shù)點選擇等電路集成在一塊芯片中，該方案在技術上是可行的，可以簡化電路的設計，當對于設計要求中的某些指標，采用專用模塊來完成比較困難，即擴展極為不便。圖3.4 方案三框圖綜上

39、所述：方案一具有設計復雜度小、電路簡潔、功能實用且成本低廉等特點，其穩(wěn)定性較好基本能滿足設計要求。方案二采用單片機處理能較高要求，但成本提高且設計復雜。方案三采用專用頻率計設計模塊固然設計簡單且穩(wěn)定但系統(tǒng)可擴展性能較差。所以該設計采用第一種設計方案。在設計中，采用直接測頻法對信號頻率進行測量；采用了門控信號和被測信號對計數(shù)器的使能端進行雙重控制，提高了測量的精確度11。圖3.5 測頻法控制信號圖本次設計實現(xiàn)的功能：4位數(shù)字頻率計是用4個十進制數(shù)字顯示的數(shù)字式頻率計，其頻率測量范圍為19999Hz,具體功能如下： 當輸入的頻率值大于9999Hz時，超出測量范圍，頻率計不能正常顯示頻率值。 當輸入

40、的頻率值小于1Hz時，頻率計顯示值為“0000”，不能顯示其頻率。 在輸入頻率為19999Hz時，能正常顯示頻率值，且最小精度為1Hz，待測頻率的顯示時間為1秒，顯示1秒后清零，等待下一次輸入并顯示其值。標準時鐘發(fā)生器clk測頻控制信號發(fā)生器四位十進制計數(shù)器待測信號xclk譯碼驅動電路LCD顯示十進制數(shù)復位控制電路rst圖3.6 測頻法頻率計設計框圖頻率計是由輸入輸入待測信號xclk、復位控制開關rst、測頻控制信號發(fā)生器、四位十進制計數(shù)器、譯碼驅動電路、LED顯示器組成。數(shù)字頻率計的結構框圖如圖3.6，被測信號為xclk，輸入計數(shù)器；標準信號發(fā)生器提供標準時鐘信號clk，輸入測頻控制信號發(fā)生

41、器，由測評控制信號發(fā)生器產(chǎn)生閘門信號，其高電平持續(xù)的時間,當信號來到時，閘門開通，被測脈沖信號通過閘門，計數(shù)器開始計數(shù)，直到信號結束時閘門關閉，停止計數(shù)。若在閘門時間內計數(shù)器計得的脈沖個數(shù)為，則被測信號頻率，并在停止計數(shù)的1s時間內(即使能信號期間內)，把被測頻率N在LCD上顯示出來，顯示1s后，LCD清零12。 數(shù)字頻率計各部分介紹如下： 數(shù)字頻率計廣泛的用來測量交流電信號的頻率、周期、頻率比、時間間隔、累積計數(shù)等。它由輸入待測頻率、計數(shù)顯示、測頻控制信號發(fā)生器、譯碼驅動電路等四部分組成。 計數(shù)器：累計輸入待測信號的脈沖個數(shù)，并將結果測得的二進制數(shù)送入譯碼驅動電路。 測頻信號控制發(fā)生器：對基

42、準時鐘信號clk產(chǎn)生的標準頻率經(jīng)過分頻(降低頻率)和倍頻(提高頻率)，產(chǎn)生一系列的閘門時間和時標信號。 譯碼驅動電路：將測得的個、十、百、千四位的二進制數(shù)編譯為十進制數(shù)，在LCD上顯示。在這個總的電路設計中包含有幾個不同功能的分電路，每個電路在本設計中都有著自己特有的功能，也只有這幾個分電路組合在一起才使得整個的電路實現(xiàn)其所要達到的功能13。4 數(shù)字頻率計的設計4.1 數(shù)字頻率計實現(xiàn)方法本次設計運用VHDL在FPGA器件上實現(xiàn)數(shù)字頻率計測頻系統(tǒng)，運用測頻法原理實現(xiàn)頻率計，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且能夠對其他多種物理量進行測量。根據(jù)測頻

43、法原理設計頻率計，測量一秒或者x秒內待測信號的周期個數(shù)，然后經(jīng)過分頻或者倍頻法，計數(shù)出一秒內待測信號的個數(shù)t,t即為待測信號的頻率值。由此定義，我們可以將頻率的測量分為四個主要步驟。時基產(chǎn)生與測頻控制進程模塊，產(chǎn)生一個標準的時鐘信號，作為閘門信號，閘門信號主要是對計數(shù)器的工作狀態(tài)進行控制，在閘門信號有效的時間內開啟計數(shù)器，對輸入的波形進行計數(shù)，就是對1秒或者x秒內被測信號的周期進行累計。為了計算方便，通過倍頻或者分頻后使得閘門有效時間為1秒。計數(shù)進程模塊，在閘門信號有效時間范圍內，既使能信號en=1，高電平期間內，對輸入的信號周期個數(shù)進行計數(shù)。主要是通過計數(shù)器的開啟，對被測信號在單位時間內的重

44、復次數(shù)進行測量，如果時間不是單位時間，則通過分頻或者倍頻將時間換算為單位時間，則單位時間內待測信號的個數(shù)即為待測頻率值。閘門信號(測頻控制信號en)控制對計數(shù)器的開啟和關閉，被測信號在閘門信號開啟(既en=1)期間內，對計數(shù)器的計數(shù)功能進行觸發(fā)，并計數(shù)；晶體管顯示測試模塊；譯碼顯示模塊，將計數(shù)器測得的頻率值(二進制數(shù))，通過七段譯碼器，譯成十進制數(shù)并在LED上顯示出來。根據(jù)數(shù)字頻率計的實現(xiàn)原理和流程，將本次設計實現(xiàn)的模塊進一步地進行細化。在整個軟件實現(xiàn)的過程中，采用了4個相關的模塊：標準時鐘發(fā)生器：產(chǎn)生標準的時鐘信號clk，頻率為為1Hz；測頻控制信號發(fā)生器：依靠脈沖發(fā)生器產(chǎn)生的標準時鐘信號，

45、產(chǎn)生8秒的閘門信號，通過1/8分頻法，將時間換算成單位時間，即控制閘門信號為1s(即en高電平時間為1s)；并en一個周期結束后產(chǎn)生一個清零信號clr；計數(shù)模塊：當測頻控制信號發(fā)生器產(chǎn)生的1s的閘門信號為有效電平狀態(tài)時(en=1)，開始計算待測信號的周期個數(shù)，當閘門信號回到無效電平狀態(tài)時(en=0)，停止計數(shù)，在停止的1秒時間內(en=0期間內)顯示出測得的數(shù)值，其值即為所求頻率值，顯示1秒后清零；譯碼驅動電路：將二進制表示的計數(shù)結果轉換成相應的能夠在七段數(shù)碼顯示管上可以顯示的十進制結果10。圖4.1 測頻法數(shù)字頻率計測頻原理4.2 基本電路設計該論文采用模塊化的設計思想和多進程描述方法來設計

46、數(shù)字頻率計， 其具體的設計方法如下。4.2.1 整體程序結構本程序包括庫(LIBRARY IEEE)、實體(Entity)、結構體(Architecture)，并打開IEEE庫中的的程序包STD_LOGIC_1164.ALL、STD_LOGIC_ARITH.ALL、STD_LOGIC_UNSIGNED.ALL。其中實體定義了電路模塊的接口，輸入基準時鐘信號(clk)、待測信號頻率(xclk)、復位信號(rst);輸出接口定義了led顯示燈、輸出頻率ge,shi,bai,qian、和計數(shù)允許信號ceen；結構體中對計數(shù)信號count0、 count1、 count2 、count3 以及進位信號

47、c0、 c1、 c2進行了聲明，結構體包括時基產(chǎn)生與測頻控制進程模塊、計數(shù)進程模塊、譯碼進程模塊、led顯示模塊構成。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY freq ISPORT(clk, xclk: INSTD_LOGIC;rst :INSTD_LOGIC;led1,led2,led3,led4 : OUTSTD_LOGIC_VECTOR(6 DOWNTO 0);ceen :OUT STD_LOGIC;ge,shi

48、,bai,qian :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END freq;ARCHITECTURE behav OF freq ISSIGNAL count0 : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"SIGNAL count1 : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"SIGNAL count2 : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"SIGNAL count3 : STD_LOGIC_VECT

49、OR(3 DOWNTO 0):="0000"SIGNAL num : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"SIGNAL clr,en,c0,c1,c2 : STD_LOGIC;SIGNAL NO1,NO2,NO3,NO4:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINEND behav;4.2.2 時基產(chǎn)生與測頻時序控制電路時基產(chǎn)生與測頻時序控制模塊產(chǎn)生測量頻率的控制時序，是設計頻率計的關鍵。測頻測量的基本原理是計算每秒鐘內待測信號的脈沖個數(shù)。這里 時鐘信號周期clk取為0.125s，八分頻后就是

50、一個脈寬為1s的使能信號en,用來作為計數(shù)閘門信號，進行對待測信號的同步控制，當en為高電平(en=1)時開始計數(shù)；在en的下降沿時，停止計數(shù)并通過譯碼后在LCD上顯示。P2:PROCESS (countdiv,en)BEGIN IF rst='1' THEN en<='0'elseIF countdiv="1111" THEN clr<='1'ELSE clr<='0'END IF;IF countdiv<="0111" THEN en<='1'

51、;ELSE en<='0'END IF;END IF;ceen<=en;END PROCESS P2;4.2.3 計數(shù)電路模塊 具體實現(xiàn)計數(shù)功能，實現(xiàn)千、百、十、個四位數(shù)上的具體計數(shù)。 計數(shù)模塊在復位信號rst復位后即rst=0時,清零信號清零后，并且計數(shù)允許信號en=1高電平期間，待測信號xclk上升沿到來時開始計數(shù)，首先對個位count0進行判斷，當個位數(shù)count0滿九時待測信號(xclk)下一個上升沿到來時，count0清零，并觸發(fā)c0下降沿到來，并由c0的下降沿觸發(fā)十位數(shù)count1進位計數(shù), 若count0沒有滿九，則count0進行累加；同理當十位數(shù)c

52、ount1滿9,下一個c0到來時，觸發(fā)c1的下降沿到來，并由c1的下降沿觸發(fā)百位數(shù)進位計數(shù)，當百位數(shù)count2計數(shù)滿9時，下一個c1的下降沿到來時，觸發(fā)c2下降沿到來，并由c2下降沿觸發(fā)千位數(shù)count3進位計數(shù)。當超過計數(shù)范圍“1Hz9999Hz”時，計數(shù)失敗。P3:PROCESS (xclk,clr,en)-個位計數(shù)器BEGINIF clr='1' or rst='1' THEN count0<="0000"ELSIF (rising_edge(xclk)AND (en='1') THEN IF count0=&q

53、uot;1001" THEN count0<="0000"c0<='0' ELSE count0<=count0+'1'c0<='1' END IF;END IF;ge<=count0;END PROCESS P3;P4:PROCESS (c0,clr,en,rst)-十位計數(shù)器BEGINIF clr='1' or rst='1' THEN count1<="0000"ELSIF (falling_edge(c0)AND (en=

54、'1') THEN IF count1="1001" THEN count1<="0000"c1<='0' ELSE count1<=count1+'1'c1<='1' END IF;END IF;shi<=count1;END PROCESS P4;P5:PROCESS (c1,clr,en)-百位計數(shù)器BEGINIF clr='1' or rst='1' THEN count2<="0000"ELSI

55、F (falling_edge(c1)AND (en='1') THEN IF count2="1001" THEN count2<="0000"c2<='0' ELSE count2<=count2+'1'c2<='1' END IF;END IF;bai<=count2;END PROCESS P5;P6:PROCESS (c2,clr,en)-千位計數(shù)器BEGINIF clr='1' or rst='1' THEN count3<="0000"ELSIF (falling_edge(c2)AND (en='1') THEN IF count3="1001" THEN count3<="0000" ELSE count3<=count3+'1' END IF;END IF;qian<=count3;END PROCESS P6;4.3 仿真分析 完成程序編輯后，創(chuàng)建工程，通過編譯進