基于CPLD電梯控制器設(shè)計(jì)

1、1#畢業(yè)設(shè)計(jì)論文畢業(yè)設(shè)計(jì)論文作者 # 學(xué)號(hào) # 系部 # 專業(yè) #術(shù) 題目 基于 CPLD 的電梯控制器的設(shè)計(jì) 指導(dǎo)教師 # 評(píng)閱教師 # 完成時(shí)間： 2010 年 03 月 30 日 2畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)( (論文論文) )中文摘要中文摘要基于 CPLD 的電梯控制器的設(shè)計(jì)摘要：經(jīng)濟(jì)的高速發(fā)展，微電子技術(shù)、計(jì)算機(jī)技術(shù)和自動(dòng)控制技術(shù)也得到了迅速發(fā)展，交流變頻調(diào)速技術(shù)已經(jīng)進(jìn)入一個(gè)嶄新的時(shí)代，其應(yīng)用越來(lái)越廣。電梯是現(xiàn)代高層建筑的垂直交通工具，其設(shè)計(jì)要求穩(wěn)定性、安全性及高。隨著人們生活水平的不斷提高,對(duì)電梯的要求的也相應(yīng)提高，電梯得到了快速發(fā)展，我國(guó)國(guó)產(chǎn)電梯多為繼電器，本次設(shè)計(jì)的軟件控制部分由Veri

2、log 來(lái)實(shí)現(xiàn)，研究、分析電梯的邏輯關(guān)系，進(jìn)而實(shí)現(xiàn)控制。通過(guò)合理的選擇和設(shè)計(jì)，提高了電梯的控制水平，并改善了電梯運(yùn)行的舒適感，使電梯達(dá)到了較為理想的控制效果。關(guān)鍵詞：電梯 硬件描述語(yǔ)言 編譯 仿真3畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)( (論文論文) )外文摘要外文摘要TitleTitle : : CPLD-based elevator controller design With the high-speed development of economy, microelectric technique , technology of the computer and automatic control tec

3、hnology have been developed rapidly, exchange frequency conversion and adjust speed technology and already enter a brand-new era, its application is wider and wider. The lift is the vertical means of transportation of the modern skyscraper, its designing requirement stability , security and high. Li

4、ving standard constant to raise with people, requisition for lift too corresponding to improve, the lift has got the fast development, the domestic lift of our country is mostly relay control method, the software designed this time is controlled some to realize by Verilog, the logic relation of stud

5、ying , analysing the lift , and then realize control. Through rational choice and design , have improved the control level of the lift , has improved the comfort that the lift operates, make the lift reach the comparatively ideal control result.KeywordsKeywords: lift Hardware Description Language Co

6、mpiler Simulator4目目 錄錄目 錄.4第 1 章 緒 論.51.1 概述.6第 2 章 硬 件 控 制.72.1 變頻器的工作原理.82.2 變頻器的基本構(gòu)成.9第 3 章 控制系統(tǒng)軟件控制回路.113.1 控制系統(tǒng)比較.113.1 電梯控制回路設(shè)計(jì).123.2.1 Verilog HDL 及其特點(diǎn).123.2.2 Verilog HDL 的 特 點(diǎn).133.2.3 控制系統(tǒng).143.2.4 緊急?？磕K.173.2.5 信號(hào)消除控制實(shí)現(xiàn).293.2.6 判斷響應(yīng).313.2.7 管腳分配.33第 4 章 經(jīng)濟(jì)效益分析.34結(jié) 論.35致 謝.36參考文獻(xiàn).37附錄.385第第

7、 1 章章 緒緒 論論電梯是標(biāo)志現(xiàn)代物質(zhì)文明的垂直運(yùn)輸工具、是機(jī)電一體化的復(fù)雜運(yùn)輸設(shè)備。它涉及電子技術(shù)、機(jī)械工程、電力電子技術(shù)、微機(jī)技術(shù)、電力拖動(dòng)系統(tǒng)和土建工程等多個(gè)科學(xué)領(lǐng)域。目前電梯的生產(chǎn)情況和使用數(shù)量已成為一個(gè)國(guó)家現(xiàn)代化程度的標(biāo)志之一。隨著現(xiàn)代化城市的高速發(fā)展，每天都有大量人流及物流需要輸送。為節(jié)約用地和適應(yīng)經(jīng)貿(mào)事業(yè)的發(fā)展，一幢幢高樓拔地而起，這些高層建筑的垂直運(yùn)輸是一個(gè)突出問(wèn)題，與人們的工作和生活緊密相關(guān)。目前，我國(guó)國(guó)產(chǎn)電梯大部分為繼電器及 PLC 控制方式，繼電器控制系統(tǒng)性能不穩(wěn)定、故障率高，大大降低了電梯的舒適性、可靠性和安全性，經(jīng)常造成停梯，給乘用人員的生活和工作帶來(lái)了很多不便，因

8、而傳統(tǒng)的電梯控制系統(tǒng)的更新勢(shì)在必行；PLC（可編程控制器）在電梯控制中得到了廣泛的應(yīng)用。本次設(shè)計(jì)嘗試用 Verilog HDL 實(shí)現(xiàn)電梯控制，可進(jìn)行多層次的邏輯設(shè)計(jì)，也可進(jìn)行仿真驗(yàn)證、時(shí)序分析等以保證設(shè)計(jì)的正確。本書主要是根據(jù)普通居民住宅樓電梯的控制回路并按居民樓的特點(diǎn)來(lái)設(shè)計(jì)。本書共分四章，第一章原始材料，第二章電梯的硬件控制，第三章控制系統(tǒng)軟件控制設(shè)計(jì)，第四章經(jīng)濟(jì)指標(biāo)計(jì)算。?61.1 概述概述現(xiàn)代的居民住宅樓已經(jīng)向高層發(fā)展，電梯也走進(jìn)了普通居民住宅樓。本次設(shè)計(jì)的電梯主要用于居民上、下樓使用。根據(jù)居民樓特點(diǎn)選擇參數(shù)。每層電梯入口設(shè)有上下請(qǐng)求開關(guān)，電梯內(nèi)設(shè)有乘客到達(dá)層次的?？空菊?qǐng)求開關(guān)。設(shè)有電梯

9、所在位置指示裝置及電梯運(yùn)行模式（上升或下降）指示裝置。電梯到達(dá)有?？空镜恼?qǐng)求的樓層后，經(jīng)過(guò)一秒電梯門打開，開門指示燈亮，開門四秒后，電梯門關(guān)閉（開門指示燈滅） ，電梯繼續(xù)運(yùn)行，直到執(zhí)行完組后一個(gè)請(qǐng)求信號(hào)后停靠在當(dāng)前層。能記憶電梯所有的內(nèi)外的請(qǐng)求信號(hào)，并按照電梯的運(yùn)行規(guī)則次序響應(yīng)，每個(gè)請(qǐng)求信號(hào)保留至執(zhí)行后消除。電梯的運(yùn)行規(guī)則：當(dāng)電梯處于上升模式的時(shí)候，只響應(yīng)比電梯所在位置高的上樓請(qǐng)求信號(hào)，有上而下逐個(gè)執(zhí)行，直到最后一個(gè)上樓請(qǐng)求執(zhí)行完畢，如果高層有下樓請(qǐng)求，則直接到有下樓請(qǐng)求的最高樓接客，然后便進(jìn)入下降模式。當(dāng)電梯處于下降模式時(shí)，則與上升到模式相反。電梯初始狀態(tài)為層，處在開門狀態(tài)，開門指示燈亮。設(shè)

10、計(jì)符合上述功能的多層電梯控制器。各電路模塊用仿真的方法驗(yàn)證，并通過(guò)仿真波形確認(rèn)電路設(shè)計(jì)是Comment Ol1: 請(qǐng)用編號(hào)（1.2.3.）標(biāo)明，這樣太亂了。7否正確。第第 2 章章 硬硬 件件 控控 制制控制系統(tǒng)硬件設(shè)計(jì)由調(diào)速系統(tǒng)設(shè)計(jì)和 Verilog HDL 控制系統(tǒng)設(shè)計(jì)兩部分組成。本文主要介紹 Verilog HDL 控制系統(tǒng)的設(shè)計(jì)。所設(shè)計(jì)的電梯為 8 層，由轎廂、曳引機(jī)構(gòu)、開門機(jī)構(gòu)、控制系統(tǒng)等組成。其系統(tǒng)整體硬件框圖如圖 2-1 所示，調(diào)速系統(tǒng)接收到 Verilog HDL 給出的速度信號(hào)后，控制曳引電機(jī)以給定的速度和轉(zhuǎn)向運(yùn)轉(zhuǎn)。Verilog HDL控制系統(tǒng)根據(jù)現(xiàn)場(chǎng)信號(hào)的狀態(tài)決定發(fā)給調(diào)速

11、系統(tǒng)速度信號(hào)，決定開門、關(guān)門、松閘等，并給出相應(yīng)顯示。Comment Ol2: 圖要有編號(hào)，如圖1 82.1 變頻器的工作原理變頻器的工作原理在交流異步電動(dòng)機(jī)的諸多調(diào)速方法中，變頻調(diào)速的性能最好。調(diào)速范圍大，靜態(tài)穩(wěn)定性好，運(yùn)行效率高，采用通用變頻器對(duì)鼠籠型異步電動(dòng)機(jī)進(jìn)行調(diào)速控制，由于使用方便、可靠性高并且經(jīng)濟(jì)效益顯著，所以得到推廣。一、變頻調(diào)速的基本控制方式異步電動(dòng)機(jī)的同步轉(zhuǎn)速，即旋轉(zhuǎn)磁場(chǎng)的轉(zhuǎn)速為： n1=pnf1609式中 n1同步轉(zhuǎn)速（） minrf1 定子頻率 （Hz） np磁極對(duì)數(shù) 而異步電動(dòng)機(jī)的軸轉(zhuǎn)速為： n=n1(1-s)=)1 (601snfp式中異步電動(dòng)機(jī)的轉(zhuǎn)差率， 改變異步電

12、動(dòng)機(jī)的供電頻率，可以改變其同步轉(zhuǎn)速，實(shí)現(xiàn)調(diào)速運(yùn)行。改變其同步轉(zhuǎn)速，實(shí)現(xiàn)調(diào)速運(yùn)行。對(duì)異步電機(jī)進(jìn)行調(diào)速控制時(shí)，希望電動(dòng)機(jī)的主磁通保持額定不變。磁通太弱，鐵心利用不充分，同樣的轉(zhuǎn)子電流下，電磁轉(zhuǎn)矩小，電動(dòng)機(jī)的負(fù)載能力下降；磁通太強(qiáng)，則處于過(guò)勵(lì)磁狀態(tài)，使勵(lì)磁電流過(guò)大，這就限制了定子電流的負(fù)載分量，為使電動(dòng)機(jī)不過(guò)熱，負(fù)載能力也要下降。異步電動(dòng)機(jī)的氣隙磁通（主磁通）是定、轉(zhuǎn)子合成磁勢(shì)產(chǎn)生的，下面說(shuō)明怎樣才能使氣隙磁通保持恒定。由電機(jī)理論知道，三相異步電動(dòng)機(jī)定子每相電動(dòng)勢(shì)的有效值為：=m1E1144. 4Nf式中定子每相由氣隙磁通感應(yīng)的電動(dòng)勢(shì)的方均根值（）1EV 定子頻率（） ；1fHz 定子相繞組有效匝數(shù)

13、； 1N10m每極磁場(chǎng)通量（） 。Wb由上式可見，m 的值是由和共同決定的，對(duì)和進(jìn)行1E1f1E1f適當(dāng)?shù)目刂疲涂梢允箽庀洞艌?chǎng)通 m 保持額定不變。2.2 變頻器的基本構(gòu)成變頻器的基本構(gòu)成變頻器分為交交和交直交兩種形式。交交變頻器可將工頻交流直接變換成頻率、電壓均可控制的交流，又稱直接式變頻器。而交直交變頻器則是先把工頻交流電通過(guò)整流器變成直流電，然后再把直流變換成頻率、電壓均可能控制的交流電，又稱間接式變頻器。我們的目的是研究通用變頻器，所以主要研究交直交變頻器，以下簡(jiǎn)稱變頻器。變頻器的基本構(gòu)成如圖 2-3 所示，由主回路（包括整流器，中間直流環(huán)節(jié)，逆變器）和控制回路組成。 圖 2-3 變

14、頻器的基本構(gòu)成11主回路：是因?yàn)楫惒诫妱?dòng)機(jī)提供調(diào)壓、調(diào)頻電源的電力變換部分。由四部分組成，包括變流器、平滑回路、逆變器和制動(dòng)回路，其中制動(dòng)回路主要用于異步電動(dòng)機(jī)再生制動(dòng)，當(dāng)電機(jī)快速制動(dòng)時(shí)，需要處理從電機(jī)向逆變器反饋的能量，由制動(dòng)回路把再生功率消耗掉，以免直流電壓上升?？刂苹芈罚簽橹骰芈诽峁?V/F 協(xié)調(diào)控制指令信號(hào)的回路，由頻率、電壓的運(yùn)算回路、主回路的電壓/電流檢測(cè)回路、控制信號(hào)放大的驅(qū)動(dòng)電路以及逆變器和電動(dòng)機(jī)的保護(hù)回路組成。有的變頻器還具有速度檢測(cè)回路。對(duì)于恒負(fù)載的調(diào)速系統(tǒng)且如果生產(chǎn)機(jī)構(gòu)對(duì)調(diào)速系統(tǒng)的靜、動(dòng)態(tài)性能要求不高，可以采用轉(zhuǎn)速開環(huán)恒壓頻比（V/F=C）的控制系統(tǒng)，其結(jié)構(gòu)簡(jiǎn)單、成本低，

15、且容易控制。第第 3 章章 控制系統(tǒng)軟件控制回路控制系統(tǒng)軟件控制回路隨著電子工業(yè)的發(fā)展，新技術(shù)、新產(chǎn)品不斷用于電梯控制系統(tǒng)，如無(wú)觸點(diǎn)半導(dǎo)體邏輯控制晶閘管（俗稱可控硅）的應(yīng)用；繼承電路和數(shù)字控制、電腦和機(jī)群控制及調(diào)頻調(diào)壓技術(shù)的應(yīng)用；拖動(dòng)系統(tǒng)建華、性能提高等。微電腦（或稱微處理機(jī)）在電梯控制系統(tǒng)中得到廣泛的應(yīng)用，從而代替了數(shù)量眾多的繼電器、接觸器控制系統(tǒng)。微電腦電梯12的特點(diǎn)：運(yùn)行可靠、故障率低、耗能；控制屏(柜)體積少，從而機(jī)房的面積可相應(yīng)見??；設(shè)備投資費(fèi)減少；維修方便。采用 VerilogHDL硬件語(yǔ)言進(jìn)行電子電路的設(shè)計(jì),其特點(diǎn)是以軟件工具為核心,通過(guò)這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、電路分析(邏輯

16、功能仿真)、糾錯(cuò)和驗(yàn)證、自動(dòng)布局布線、時(shí)序仿真(布線延遲分析)等各項(xiàng)測(cè)試工作,最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件,從而實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)。3.1 控制系統(tǒng)比較控制系統(tǒng)比較在電梯的電氣自動(dòng)控制系統(tǒng)中，邏輯判定起著主要的作用。無(wú)論何種電梯，無(wú)論其運(yùn)行速度有多大，自動(dòng)化程度有多高，電梯的電氣自動(dòng)控制系統(tǒng)所要達(dá)到的目標(biāo)是相類同的。也就是要求電器自動(dòng)控制系統(tǒng)根據(jù)轎內(nèi)指令信號(hào)和各層廳外召喚信號(hào)而自動(dòng)進(jìn)行邏輯判定，決定出哪一臺(tái)電梯接受信號(hào)，自動(dòng)定出那一臺(tái)電梯的運(yùn)行方向，并按內(nèi)外信號(hào)要求通過(guò)電器自動(dòng)控制系統(tǒng)而完成預(yù)定的控制目標(biāo)。3.1 電梯控制回路設(shè)計(jì)電梯控制回路設(shè)計(jì)3.2.1 Verilog H

17、DL 及其特點(diǎn)電子系統(tǒng)的設(shè)計(jì)主要有原理圖輸入法和硬件描述語(yǔ)言設(shè)計(jì)兩種方式。圖形輸入法是設(shè)計(jì)規(guī)模較小的電路是經(jīng)常采用的方法，這種方法直接把設(shè)計(jì)的系統(tǒng)用原理圖的方式表現(xiàn)出來(lái)，具有直觀、形象的優(yōu)點(diǎn)，13尤其對(duì)表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便。但圖形設(shè)計(jì)方式要求設(shè)計(jì)工具提供必要的元件庫(kù)，以供調(diào)用。它適于描述連接關(guān)系和接口關(guān)系，不適合描述邏輯功能。同時(shí)，如果所設(shè)計(jì)的系統(tǒng)的規(guī)模比較大，或設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需要的庫(kù)單元時(shí)，這種方法就顯得很受限制了。而且用原理圖表示的設(shè)計(jì)，通用性、可移植性也弱一些，所以在現(xiàn)代的設(shè)計(jì)中，越來(lái)越多地采用基于硬件描述語(yǔ)言的設(shè)計(jì)方式。硬件描述語(yǔ)言（HDL，Hardware De

18、scription Language）是一種用文本形式來(lái)描述和設(shè)計(jì)電路的語(yǔ)言。設(shè)計(jì)者可利用 HDL 來(lái)描述自己的設(shè)計(jì)，然后 EDA 工具進(jìn)行綜合和仿真，最后變?yōu)槟撤N目標(biāo)文件，再利用 ASIC 或 FPGA 來(lái)具體實(shí)現(xiàn)。這種設(shè)計(jì)方法已經(jīng)被普遍采用。硬件描述語(yǔ)言的發(fā)展至今不過(guò) 20 年左右的歷史，已成功用于系統(tǒng)開發(fā)的各個(gè)階段：設(shè)計(jì)、綜合、仿真、驗(yàn)證等。到 20 世紀(jì) 80 年代時(shí)，已出現(xiàn)了數(shù) 10 種硬件描述語(yǔ)言，他們對(duì)設(shè)計(jì)自動(dòng)化起了促進(jìn)和推動(dòng)的作用。但是，這些語(yǔ)言一般面向特定的設(shè)計(jì)領(lǐng)域與層次，而且眾多的語(yǔ)言使用擁護(hù)無(wú)所適從，因此急需一種面向多領(lǐng)域、多層次、并得到普遍認(rèn)同的 HDL 語(yǔ)言。進(jìn)入 8

19、0 年代后期，硬件描述遠(yuǎn)向著標(biāo)準(zhǔn)化、集成化的方向發(fā)展。最終，VHDL 和 Verilog HDL 適應(yīng)了這種趨勢(shì)的要求，先后成為 IEEE 標(biāo)準(zhǔn)。3.2.2 Verilog HDL 的 特 點(diǎn)Verilog HDL 語(yǔ)言最初是于 1983 年由 Gateway Design Automation14公司為其模擬器產(chǎn)品開發(fā)的硬件建模語(yǔ)言，那時(shí)它只是一種專用語(yǔ)言，由于他們的模擬、仿真器的產(chǎn)品應(yīng)用廣泛使用 Verilog HDL 作為一種便于使用的且實(shí)用的語(yǔ)言逐漸為眾多設(shè)計(jì)者所接受。Verilog HDL 語(yǔ)言是應(yīng)用最為廣泛的硬件語(yǔ)言之一，可用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行仿真、嚴(yán)整、時(shí)序分析

20、等。Verilog HDL 適合算法級(jí)、寄存器傳輸級(jí)、門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。在采用 Verilog HDL 進(jìn)行設(shè)計(jì)的時(shí)候，由于 Verilog 語(yǔ)言的標(biāo)準(zhǔn)化 ，可以很容易地把完成的設(shè)計(jì)移植到不同廠家的不同中去。用Verilog HDL 進(jìn)行設(shè)計(jì)還具有工藝無(wú)關(guān)性，這使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段可以不必過(guò)多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，而只需根據(jù)系統(tǒng)設(shè)計(jì)的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。Comment Ol3: 圖片位置是否有誤？15圖 3-1 控制系統(tǒng)框圖3.2.3 控制系統(tǒng)實(shí)現(xiàn)各個(gè)模塊的設(shè)計(jì)是通過(guò) MAX+Plus II 來(lái)完成的，它是VerilogHDL

21、描述語(yǔ)言的工作環(huán)境，只有在 MAX+Plus II 下才能完成VerilogHDL 語(yǔ)言的編譯與仿真工作，通過(guò)波形圖能更直觀的表達(dá)出程序的工作情況。MAX+Plus II 是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它可以在多平臺(tái)上運(yùn)行，其圖形界面豐富，加上完整的、可即使訪問(wèn)的在線文檔，是設(shè)計(jì)人員可以輕松的掌握軟件的使用。其開發(fā)系統(tǒng)有許多特點(diǎn)：1.界面開放；2.與結(jié)構(gòu)無(wú)關(guān)；3.豐富的設(shè)計(jì)庫(kù)；Comment Ol4: 為何在此處插入圖片？圖片和這個(gè)章節(jié)有關(guān)嗎？164.模塊化工具；5.硬件描述語(yǔ)言 MAX+Plus II 軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、Verilog HD

22、L 和 Altera 公司的 AHDL。這次的設(shè)計(jì)應(yīng)用的為 Verilog HDL。 其程序流程圖如下：下面就來(lái)介紹一下 MAX+Plus II 的操作：17基于 MAX+Plus II 軟件的 Verilog 設(shè)計(jì)步驟大致如下所示。（1）建立設(shè)計(jì)項(xiàng)目，創(chuàng)建設(shè)計(jì)文件；（2）輸入設(shè)計(jì)文本并保存；（3）對(duì) HDL 文件進(jìn)行編譯，檢查句法錯(cuò)誤并修改；（4）進(jìn)行功能仿真，如有錯(cuò)誤，則修改源文件；（5）對(duì)設(shè)計(jì)指定器件并適配；（6）進(jìn)行時(shí)序仿真，如有錯(cuò)誤，修改源文件；（7）若以上步驟全通過(guò)的話，可進(jìn)行下載或其他操作。先打來(lái) MAX+Plus II 軟件，然后在菜單欄中，選擇“File” ，接著點(diǎn)“New”

23、會(huì)出現(xiàn)一個(gè)對(duì)話框，該對(duì)話框中有四個(gè)選項(xiàng)，分別是原理圖形式、編輯文件形式、文本形式、波形形式，編程是在文本形式下完成的，所以選中文本形式，點(diǎn)擊“OK”鍵，如圖 3-2 所示： 圖 3-218選擇第三個(gè) Text Editor file 進(jìn)行文本輸入，建立文本形式后，就可以進(jìn)行編程了，編程時(shí)要注意避免錯(cuò)誤。VerilogHDL 的程序如下：3.2.4 緊急?？磕KModule jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8);input clk,xf;output o1,o2,o3,o4,o5,o6,o7,o8,door;output3:0 fl;reg

24、o1,o2,o3,o4,o5,o6,o7,o8,door,nf;reg3:0 fl;always(posedge clk)beginif(xf)nf=1;if(nf) begin if(fl=4b0001) begin door=1; nf=0; end else begin19 fl=fl-1; door=0;o1,o2,o3,o4,o5,o6,o7,o8=o1,o2,o3,o4,o5,o6,o7,o8” ，將所有的結(jié)點(diǎn)都移右邊的框中，再點(diǎn)擊“OK” ，所有的結(jié)點(diǎn)就都移至波形仿真環(huán)境下了。如圖 3-9 所示。24圖 3-8圖 3-9當(dāng)所有的結(jié)點(diǎn)都導(dǎo)入后，根據(jù)程序中的要求，將輸入結(jié)點(diǎn)進(jìn)行賦值，

25、點(diǎn)擊下圖所示中的“”可以對(duì)輸入結(jié)點(diǎn)進(jìn)行時(shí)鐘賦值，起始值25可以自己設(shè)定；“”是進(jìn)行任意賦值，還有其他的圖標(biāo)，可根據(jù)需要來(lái)選擇。所有輸入結(jié)點(diǎn)都賦值后，點(diǎn)擊“MAX+Plus II”中的“Simulator”進(jìn)行仿真，會(huì)出現(xiàn)如圖 3-10 所示。點(diǎn)擊“Start”進(jìn)行仿真，無(wú)錯(cuò)誤后會(huì)有圖 3-11 所示 圖 3-1026圖 3-11點(diǎn)擊“Open SCF” ，就會(huì)出現(xiàn)仿真圖了，如圖 3-12 所示圖 3-12當(dāng)緊急按鈕按下，電梯門立即關(guān)閉樓層顯示信號(hào)一直從當(dāng)前樓層依次降到一樓，程序直到電梯運(yùn)行到一樓為止，在此期間其他的呼叫均不響應(yīng)。完成上述過(guò)程后進(jìn)行器件創(chuàng)建，點(diǎn)擊菜單“File”“Create D

26、efault Symbol” ，如圖 3-13 所示。27圖 3-13生成如下：3.2.4 主控模塊的設(shè)計(jì)此部分模塊包括請(qǐng)求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。其控制器系統(tǒng)框圖如圖 3-14 所示。28圖 3-14此部分的 Verilog HDL 的程序如下所示：module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1);input clk,d1,d2,d3,d4,d5,d6,d7,d8;output o1,o2,o3,o4,o5,o6,o7,o8,door,f1;reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,d

27、own;reg8:1 des;reg2:0 count;reg3:0 low,high,f1;clk:時(shí)鐘信號(hào)；d1,d2,d3,d4,d5,d6,d7,d8:樓層請(qǐng)求信號(hào)；o1;o2;o3;o4;o5;o6;o7;o8:樓層及請(qǐng)求信號(hào)狀態(tài)顯示；door:開門指示信號(hào)；f1:送數(shù)碼管顯示的當(dāng)前樓層數(shù)以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號(hào)。(1)請(qǐng)求模塊在請(qǐng)求信號(hào)輸入模塊中，設(shè)置 8 個(gè)開關(guān)電平信號(hào)，d1、d2、d3、d4、d5、d6、d7、d8 表示 8 個(gè)樓層的請(qǐng)求信號(hào)，每次最多允許兩個(gè)信號(hào)同時(shí)請(qǐng)求。并實(shí)現(xiàn)呼叫信號(hào)記憶。if(d1)begin des11|low=4b0000)low=

28、1;endif(d2)begin 29des2=1;if(high2&d3,d4,d5,d6,d7,d8=6b000000)high2|low=4b0000&!d1)low=3;endif(d3)begin des3=1;if(high3&d4,d5,d6,d7,d8=5b00000)high3|low=4b0000)&d1,d2=2b00)low=3;endif(d4)begin des4=1;if(high4&d5,d6,d7,d8=4b0000)high4|low=4b0000)&d1,d2,d3=3b000)low=4;endif(d5)begin des5=1;if(high5&d6

29、,d7,d8=3b000)high5|low=4b0000)&d1,d2,d3,d4=4b0000)low=5;endif(d6)begin des6=1;if(high6&d7,d8=2b00)high6|low=4b0000)&d1,d2,d3,d4,d5=5b00000)low=6;endif(d7)begin des7=1;if(high7&!d8)high7|low=4b0000)&d1,d2,d3,d4,d5,d6=6b000000)low=7;endif(d8)begin des8=1;if(high=8)high=8;end(2)關(guān)門時(shí)間控制 電梯開門 5s 后,電梯門自動(dòng)關(guān)閉

30、，電梯繼續(xù)運(yùn)行。程序如下：30if(count=3b101)begincount=0;door=0;if(low=f1)low=4b0000;if(high=f1)high=4b0000;endelse if(count!=0)begincount=count+1;door=1;實(shí)現(xiàn)電梯開門 5s 后自動(dòng)關(guān)門控制。3.2.5 信號(hào)消除控制實(shí)現(xiàn)if(o1&des1)begincount=1;des1=0;end31else if(o2&des2)begincount=1;des2=0;endelse if(o3&des3)begincount=1;des3=0;endelse if(o4&des

31、4)begincount=1;des4=0;endelse if(o5&des5)begincount=1;des5=0;endelse if(o6&des6)32begincount=1;des6=0;endelse if(o7&des7)begincount=1;des7=0;endelse if(o8&des8)當(dāng)電梯到達(dá)該層后，所記憶的信號(hào)自動(dòng)消除。3.2.6 判斷響應(yīng)若同時(shí)有兩個(gè)請(qǐng)求信號(hào)輸入，主空模塊應(yīng)能將兩個(gè)請(qǐng)求信號(hào)分別與當(dāng)前樓層信號(hào)比較，使電梯先去距離較近的樓層。if(low!=4b0000&lowf1&high-f1f1-low)up=1;elsedownf1)up=1;end

32、. 整體進(jìn)行編譯、仿真后，實(shí)現(xiàn)功能為：用 8 個(gè) LED 顯示電梯行進(jìn)過(guò)程，并有數(shù)碼管顯示電梯當(dāng)前所在的樓層位置，在每層電梯的入口處設(shè)有請(qǐng)求按鈕開關(guān)，請(qǐng)求按鈕按下，則相應(yīng)樓層的 LED 亮。用CLK 脈沖控制電梯用動(dòng)，每來(lái)一個(gè) CLK 脈沖電梯升（降）一層。電梯到達(dá)有請(qǐng)求的樓層后，該層的指示燈滅，電梯門自動(dòng)打開（開門指示燈亮） ，開門 5s 后，電梯門自動(dòng)關(guān)閉，電梯繼續(xù)運(yùn)行?？刂齐娞蓦娐纺苡洃浰袠菍诱?qǐng)求信號(hào)，并按如下運(yùn)行規(guī)則依次響應(yīng)：運(yùn)行過(guò)程中，先響應(yīng)最早的請(qǐng)求，再響應(yīng)后續(xù)的請(qǐng)求。如果無(wú)其他請(qǐng)求，則停留在當(dāng)前層，如果有兩個(gè)同時(shí)請(qǐng)求信號(hào)，則判斷請(qǐng)求信號(hào)離當(dāng)前層的距離，先響應(yīng)距離近的請(qǐng)求，再響應(yīng)

33、較遠(yuǎn)的請(qǐng)求，每個(gè)請(qǐng)求信號(hào)保留至執(zhí)行后清除。仿真波形如下：343.2.7 管腳分配仿鎮(zhèn)真模擬正確后，就可以準(zhǔn)備下載至 PLD 芯片驚醒硬件驗(yàn)證。下載前要進(jìn)行管腳分配，啟動(dòng) MAX+Plus II 的“Floorplan Editor”菜單，則顯示該設(shè)計(jì)項(xiàng)目的信號(hào)列表和目標(biāo)芯片的管腳，在 MAX+Plus II 中，管腳分配有自動(dòng)和手動(dòng)兩種方式，自動(dòng)方式由軟件自動(dòng)完成管腳分配，手動(dòng)方式則由用戶自己完成管腳分配。35第第 4 章章 經(jīng)濟(jì)效益分析經(jīng)濟(jì)效益分析目前電梯已經(jīng)成為人們生產(chǎn)生活所必不可少的工具。本設(shè)計(jì)采用Verilog HDL 控制來(lái)代替繼電器控制及 PLC 的控制，此控制系統(tǒng)在設(shè)計(jì)、安裝、調(diào)

34、試和維修等方面，不僅減少了工作量，而且減少了開支，縮減了成本，效益更高。設(shè)計(jì)者只需有 MAX+Plus II 軟件，便可實(shí)現(xiàn)從文本輸入到管腳分配的全過(guò)程，而采用 Verilog HDL 硬件語(yǔ)言進(jìn)行電子電路的設(shè)計(jì),其特點(diǎn)是以軟件工具為核心,通過(guò)這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、電路分析(邏輯功能仿真)、糾錯(cuò)和驗(yàn)證、自動(dòng)布局布線、時(shí)序仿真(布線延遲分析)等各項(xiàng)測(cè)試工作,最后可通過(guò)綜合器和適配器生成最終的目標(biāo)器件,從而實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)。所做出的程序均可通過(guò)電腦先進(jìn)行調(diào)試、仿真，通過(guò)仿真波形圖可以分析出是否達(dá)到預(yù)計(jì)要求所要實(shí)現(xiàn)的功能，模擬調(diào)試好后再進(jìn)行安裝、運(yùn)行，大大提高了其安全性。這樣實(shí)現(xiàn)安全又

35、快速方便，大大縮短了設(shè)計(jì)的中期和調(diào)試周期，也節(jié)省36了一些意外損失所帶來(lái)的傷害及不必要的開支。通過(guò)仿真波形可以清楚的看出是否實(shí)現(xiàn)了預(yù)計(jì)要求的功能，幫助查缺補(bǔ)漏，提高了檢修的速度，減少故障損失。并且 Verilog HDL 語(yǔ)言早在 1983 年就已經(jīng)推出，至今已經(jīng)有 20 多年的應(yīng)用歷史了，擁有著廣泛的設(shè)計(jì)群體，相應(yīng)的隨著不斷的使用也意味著其功能也越來(lái)越完善。并且它的語(yǔ)法結(jié)構(gòu)自由，也相對(duì)容易掌握一些，可以使使用者集中精力于設(shè)計(jì)工作中，而不必花費(fèi)太多的時(shí)間在語(yǔ)言和語(yǔ)法的學(xué)習(xí)上。綜合上述來(lái)說(shuō)，控制經(jīng)濟(jì)指標(biāo)得到了提高。結(jié)結(jié) 論論通過(guò)這幾個(gè)月的畢業(yè)設(shè)計(jì)，學(xué)習(xí)了實(shí)現(xiàn)電梯控制系統(tǒng)的組成結(jié)構(gòu)及原理和 Ver

36、ilogHDL 硬件描述語(yǔ)言的基本原理及應(yīng)用，系統(tǒng)各個(gè)模塊的功能以及系統(tǒng)的擴(kuò)展等知識(shí)。根據(jù)設(shè)計(jì)題目查找所要用到的資料，之后來(lái)確定具體的設(shè)計(jì)方案，以及所需的軟、硬件。根據(jù)系統(tǒng)的需求，來(lái)了解這些器件的具體功能和某些參數(shù)，如何使用及其作用。本次設(shè)計(jì)用 Verilog HDL 來(lái)實(shí)現(xiàn)電梯的軟件控制系統(tǒng)部分，這是我初次接觸這門語(yǔ)言，通過(guò)此次設(shè)計(jì)對(duì)該門語(yǔ)言有了概略的了解，Verilog HDL 語(yǔ)言是應(yīng)用最為廣泛的硬件語(yǔ)言之一，可用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行仿真、嚴(yán)整、時(shí)序分析等。Verilog HDL 適合算法級(jí)、寄存器傳輸級(jí)、門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和37描述。其功能強(qiáng)大，使用方便，只可

37、惜時(shí)間有限，學(xué)的只是皮毛。此次設(shè)計(jì)只是實(shí)現(xiàn)了一些比較簡(jiǎn)單的電梯控制邏輯關(guān)系，但通過(guò)設(shè)計(jì)我的知識(shí)領(lǐng)域得到了進(jìn)一步的擴(kuò)展，專業(yè)技能得到了進(jìn)一步的提高同時(shí)增強(qiáng)了分析和解決工程實(shí)際的綜合能力。另外，也培養(yǎng)了自己嚴(yán)肅認(rèn)真的科學(xué)態(tài)度和嚴(yán)謹(jǐn)求實(shí)的工作作風(fēng)。 此次設(shè)計(jì)讓我真實(shí)感受到了理論聯(lián)系實(shí)際的重要性，要想真正的把所學(xué)的知識(shí)應(yīng)用到實(shí)際的生產(chǎn)、生活中，還真的不是一件容易的事情，要考慮的問(wèn)題、要做的事情太多，也非常復(fù)雜，要真正理清事物之間的復(fù)雜的邏輯關(guān)系。自己要學(xué)的知識(shí)真的是太多太多了，難怪老話有“活到老，學(xué)到老”之說(shuō)，今后還要在學(xué)習(xí)工作中不斷充實(shí)自己。致致 謝謝本次設(shè)計(jì)是在我的指導(dǎo)老師李立早指導(dǎo)和關(guān)心下完成的

38、。這幾個(gè)月，無(wú)論是在學(xué)習(xí)還是日常生活中，導(dǎo)師都給我很大的幫助和鼓勵(lì)，特別是在畢業(yè)設(shè)計(jì)上遇到的種種困難有退縮的想法的時(shí)候，在此，我表示由衷的感謝。導(dǎo)師淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和一絲不茍的工作作風(fēng)，令我深感佩服，受益非淺。在此，同時(shí)感謝在我工作學(xué)習(xí)中給予幫助的各位領(lǐng)導(dǎo)和老師，感謝在畢業(yè)設(shè)計(jì)中給我很多幫助的同學(xué)們。最后，對(duì)各位專家、老師審閱我的論文深表感謝，并渴望給予批38評(píng)指正。參考文獻(xiàn)參考文獻(xiàn)1 陳家盛.電梯結(jié)構(gòu)原理及安裝維修.北京：機(jī)械工業(yè)出版社，2003:4-132. 李秧耕,何喬治,何峰.電梯基本原理及安裝維修全書.北京：機(jī)械工業(yè)出版社，2003:98-1063. 王金明、徐志軍.Ver

39、ilog HDL 程序設(shè)計(jì)教程.北京：人民郵電出版社，2004:78-904. 袁俊泉、孫敏琪、曹瑞. Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用.西安：西安電子科技大學(xué)出版社，20025. 杜建國(guó). Verilog HDL 硬件描述語(yǔ)言.北京：國(guó)防工業(yè)出版社.2004:34-456. 路而紅.專用集成電路設(shè)計(jì)與電子設(shè)計(jì)自動(dòng)化.北京:清華大學(xué)出版社， 20047. 林明權(quán).VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例.北京：電子工業(yè)出版社，20038. 肖工贈(zèng)，蔣勝泉.VVVF 變頻器在電梯系統(tǒng)改造中的應(yīng)用.華東地質(zhì)學(xué)院學(xué)報(bào).2000，第 23 卷第 3 期399. 李國(guó)麗,朱維勇,欒銘.EDA 與數(shù)字系

40、統(tǒng)設(shè)計(jì).北京:機(jī)械工業(yè)出版社,2004:24-3110. J.Bhasker.Verilog HDL 綜合使用教程.北京:清華大學(xué)出版社， 附錄附錄/電梯控制器/*信號(hào)定義：clk:時(shí)鐘信號(hào)；d1,d2,d3,d4,d5,d6,d7,d8:樓層請(qǐng)求信號(hào)；o1;o2;o3;o4;o5;o6;o7;o8:樓層及請(qǐng)求信號(hào)狀態(tài)顯示；door:開門指示信號(hào)；f1:送數(shù)碼管顯示的當(dāng)前樓層數(shù)*/module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1);input clk,d1,d2,d3,d4,d5,d6,d7,d8;output o1,o2,o3,o4,o5,o6,o7,o8,door,f1;reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down;reg8:1 des;reg2:0 count;reg3:0 low,high,f1; always(posedge clk)40begin/if(d1)begin des11|low=4b