cmos加法電路的設(shè)計(jì)與研究畢業(yè)論文

1、西 南 交 通 大 學(xué)畢業(yè)設(shè)計(jì)（論文）cmos 加法電路的設(shè)計(jì)與研究年 級: 2005 級 學(xué) 號: 20052541 姓 名: 李 陽 專 業(yè): 電子科學(xué)與技術(shù)(微電子技術(shù)方向) 指導(dǎo)老師: 白天蕊 二零零九年六月院 系 信息科學(xué)與技術(shù)學(xué)院 專 業(yè) 電子科學(xué)與技術(shù)（微電子技術(shù)方向） 年 級 2005 級 姓 名 李陽 題 目 cmos 加法電路的設(shè)計(jì)與研究 指導(dǎo)教師評 語 指導(dǎo)教師 (簽章)評 閱 人評 語 評 閱 人 (簽章)成 績 答辯委員會(huì)主任 (簽章) 年 月 日 畢畢 業(yè)業(yè) 設(shè)設(shè) 計(jì)計(jì) 任任 務(wù)務(wù) 書書班 級 微電 1 班 學(xué) 生 姓 名 李陽 學(xué) 號 20052541 專 業(yè) 電

2、子科學(xué)與技術(shù)（微電子技術(shù)方向）發(fā) 題 日 期：2008 年 12 月 20 日 完 成 日 期：2009 年 6 月 10 日題題 目目 cmos 加法電路設(shè)計(jì)與研究加法電路設(shè)計(jì)與研究 題目類型題目類型：工程設(shè)計(jì) 技術(shù)專題研究 理論研究 軟硬件產(chǎn)品開發(fā)一、一、設(shè)計(jì)任務(wù)及要求設(shè)計(jì)任務(wù)及要求要求在 cadence 定制設(shè)計(jì)平臺 vertuso 下，用 ami05 工藝，設(shè)計(jì) 1 位全加電路和多位加法電路，并對各種加法電路的性能進(jìn)行比較分析。 具體設(shè)計(jì)任務(wù)如下： 1學(xué)習(xí) cadence 設(shè)計(jì)平臺 2一位全加電路設(shè)計(jì)、優(yōu)化與仿真 3多位加法電路設(shè)計(jì)與仿真 4加法電路版圖設(shè)計(jì) 5加法器電路性能分析與比較

3、 二、二、應(yīng)完成的硬件或軟件實(shí)驗(yàn)應(yīng)完成的硬件或軟件實(shí)驗(yàn)1原理圖設(shè)計(jì)與仿真 2版圖設(shè)計(jì) 三、三、應(yīng)交出的設(shè)計(jì)文件及實(shí)物（包括設(shè)計(jì)論文、程序清單或磁盤、實(shí)驗(yàn)裝置或產(chǎn)品等）應(yīng)交出的設(shè)計(jì)文件及實(shí)物（包括設(shè)計(jì)論文、程序清單或磁盤、實(shí)驗(yàn)裝置或產(chǎn)品等） 1設(shè)計(jì)論文 2電路原理圖和仿真結(jié)果 3電路的版圖 四、四、指導(dǎo)教師提供的設(shè)計(jì)資料指導(dǎo)教師提供的設(shè)計(jì)資料1cadence virtuoso layout editor user guide 2virtuoso schematic composer user guide 3cell design tutorial 五、五、要求學(xué)生搜集的技術(shù)資料（指出搜集資料的技

4、術(shù)領(lǐng)域）要求學(xué)生搜集的技術(shù)資料（指出搜集資料的技術(shù)領(lǐng)域）1cadence 相關(guān)資料 2加法電路相關(guān)資料 六、六、設(shè)計(jì)進(jìn)度安排設(shè)計(jì)進(jìn)度安排第一部分 學(xué)習(xí)數(shù)字集成電路設(shè)計(jì)相關(guān)知識 （13 周）第二部分 熟悉 cadence 版圖設(shè)計(jì)平臺 （45 周）第三部分 設(shè)計(jì)電路原理圖并仿真、設(shè)計(jì)版圖、撰寫設(shè)計(jì)論文 （616 周）評閱及答辯 （ 周） 指導(dǎo)教師： 年 月 日系主任審查意見：審 批 人： 年 月 日注：設(shè)計(jì)任務(wù)書審查合格后，發(fā)到學(xué)生手上。 西南交通大學(xué)信息科學(xué)與技術(shù)學(xué)院 2008 年制摘 要加法電路是數(shù)字電路中的一個(gè)重要組成部分。它的主要功能是實(shí)現(xiàn)兩個(gè)一位或多位二進(jìn)制數(shù)的加法運(yùn)算，并得出相應(yīng)的和

5、以及進(jìn)位結(jié)果；加法電路在各種運(yùn)算電路中都起著重要作用，是一個(gè)不可或缺的部分。對于運(yùn)算電路，最重要的莫過于其運(yùn)算速度，通常，晶體管尺寸越大，充放電速度就越快，運(yùn)算速度當(dāng)然也就更快；但從芯片制造的角度來說，晶體管尺寸越大，版圖的面積也就會(huì)越大，制造成本會(huì)變得很高。因此，需要綜合考慮芯片的面積及工作速度。為了在同等條件下設(shè)計(jì)出高性能低成本電路，我們需要研究多種電路結(jié)構(gòu)。本文設(shè)計(jì)了幾種加法電路結(jié)構(gòu)，包括由一位全加器構(gòu)成的多位加法電路，多位超前進(jìn)位加法電路和由曼徹斯特鏈結(jié)構(gòu)組成的多位加法電路。從理論研究入手，對各種結(jié)構(gòu)工作原理深入了解，并設(shè)計(jì)出原理圖。以原理圖為基礎(chǔ)，首先在ncverilog 環(huán)境下進(jìn)行

6、功能仿真，以確定其邏輯功能正確；隨后進(jìn)行模擬仿真，以確定其延時(shí)及工作速度等，該設(shè)計(jì)過程中遇到的眾多信號不同步問題，導(dǎo)致短時(shí)間內(nèi)邏輯值的錯(cuò)誤，我們通過改變晶體管尺寸，重新設(shè)計(jì)局部電路結(jié)構(gòu)和增加延遲單元（會(huì)犧牲部分工作速度）等方法予以解決，并最終得出正確結(jié)果。所有電路工藝庫選用 1.5.1 工藝庫，使用 ami0.6 工藝文件，設(shè)計(jì)實(shí)現(xiàn)多種加法器。幾種結(jié)構(gòu)當(dāng)中電路最高工作速度可達(dá)百兆以上。關(guān)鍵詞：加法器； 超前進(jìn)位； 曼徹斯特鏈； 信號同步abstractadder circuit is an important component of digital circuit. its main fun

7、ction is to achieve one or more of the two binary operations of addition, to draw and, as well as the corresponding binary results. adder circuit plays an important role in all kinds of computing circuit and is an indispensable part.as for computing circuit, the most important is its computational s

8、peed, usually, the greater the transistor size is,the faster charge and discharge speed will be,surely with higher computing speed.but on the other hand, from the chip makers point of view, the greater the transistor size, territory the greater will be the area, will become a very high manufacturing

9、 costs.therefore,we need to consider both the work of chip area and speed. in order to design high-performance low-cost circuit under the same conditions, we need to study the structure of a variety of circuits.in this paper, the design of the structure of several adder circuit, including a full add

10、er circuit consisting of a number of addition, a number of cla by the manchester circuit and the number of chain structure of the adder circuit. starting from the theoretical research on a variety of insight into the structure of the working principle and then design schematic. based on the schemati

11、c, first of all in the nc-verilog functional simulation environment to determine its correct logic function;then analog simulation, to determine the latency and speed.during the period of design,we encountered in many signal synchronization problem, resulting in a short period of time error of the l

12、ogic value. we change the transistor sizes, circuit re-design the structure and increase the local delay unit (part of the work will be the expense of speed) and other methods to solve problems, and ultimately reach the right results.all circuits 1.5.1 process selection process library database, the

13、 use of technology ami0.6 document design and implementation of a variety of adder. several circuit structure of the highest speed up to more than hundreds of megabytes.keywords: adder; carry-lookahead; manchester chain; signal synchronization目 錄摘 要.ivabstract.v第 1 章 緒 論.11.1 加法電路概述及應(yīng)用.11.2 cadence

14、virtuoso 開發(fā)平臺簡介.11.3 verilog 硬件描述語言簡介.31.4 本文主要內(nèi)容.4第 2 章 全加器加法電路設(shè)計(jì)與研究.52.1 1 位全加器概述及電路設(shè)計(jì).52.1.1 半加器結(jié)構(gòu)全加器電路分析與設(shè)計(jì).52.1.2 鏡像結(jié)構(gòu)全加器電路分析與設(shè)計(jì).72.1.3 兩種加法器綜合性能比較.132.2 多位全加器電路與版圖設(shè)計(jì).13第 3 章 超前進(jìn)位加法電路設(shè)計(jì).213.1 超前進(jìn)位加法電路概述及工作原理.213.2 超前進(jìn)位加法器電路設(shè)計(jì)及仿真.223.3 16 位超前進(jìn)位加法器電路與版圖設(shè)計(jì).31第 4 章 曼徹斯特進(jìn)位鏈加法電路設(shè)計(jì).424.1 動(dòng)態(tài)電路概述及曼徹斯特進(jìn)位

15、鏈加法器原理分析.424.2 曼徹斯特進(jìn)位鏈加法器設(shè)計(jì)與仿真.444.3 曼徹斯特進(jìn)位鏈加法器電路優(yōu)化.48第 5 章 加法電路性能比較.53結(jié) 論.53致 謝.54參考文獻(xiàn).55附 錄.55第 1 章 緒 論1.1 加法電路概述及應(yīng)用算術(shù)運(yùn)算是數(shù)字系統(tǒng)的基本功能，更是計(jì)算機(jī)中不可缺少的組成單元。加法器是很多系統(tǒng)中重要的基本單元，在中央處理單元（cpu）中的算術(shù)運(yùn)算單元（alu）有神經(jīng)質(zhì)存在，在數(shù)字信號處理器中也有它影子，在數(shù)字電路中可以說是用途最廣的基本電路之一。加法器的主要功能是實(shí)現(xiàn)兩個(gè) 1 位或多位二進(jìn)制數(shù)的加法運(yùn)算，求出各位和及對應(yīng)的進(jìn)位信號。正是由于加法電路在各種系統(tǒng)中的廣泛應(yīng)用，其

16、性能好壞對各種電路系統(tǒng)有著重大意義；因此，對加法電路的學(xué)習(xí)，分析和研究就顯得十分重要，加法電路的性能提升，對于電路整體性能的提升，有著不可小覷的作用。本文分析研究幾種常見的加法電路設(shè)計(jì)方案，如全加器加法器、超前進(jìn)位加法器和曼徹斯特進(jìn)位鏈加法器等典型結(jié)構(gòu)的加法電路，對加法電路的工作原理進(jìn)行深入剖析；在數(shù)字電路設(shè)計(jì)中，電路的結(jié)構(gòu)優(yōu)化顯得尤其重要，同一電路，采用不同的方案進(jìn)行設(shè)計(jì)，其性能指標(biāo)可以出現(xiàn)較大差異；另外，晶體管尺寸，以及版圖的布局布線方式都對最終生成的電路性能有著重大影響?，F(xiàn)階段 cmos（互補(bǔ)金屬氧化物半導(dǎo)體）數(shù)字集成電路已成為當(dāng)今住處時(shí)代一種領(lǐng)先的創(chuàng)新技術(shù)。由于低功耗，高速，大噪聲容限

17、心臟易于設(shè)計(jì)等固有特點(diǎn)，cmos 集成電路已經(jīng)成為當(dāng)今的主流技術(shù)。隨著超深亞微米制作工藝、極低的工作電壓和 ghz 級工作頻率帶來的挑戰(zhàn)，對電路的結(jié)構(gòu)及其布局布線的分析設(shè)計(jì)與仿真優(yōu)化就顯得特別重要，本文正是基于這樣的基礎(chǔ)誕生的。1.2 cadence virtuoso 開發(fā)平臺簡介cadence design systems inc.是全球最大的電子設(shè)計(jì)技術(shù) (electronic design technologies)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo)體、計(jì)算機(jī)系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費(fèi)電子產(chǎn)品以及其它各類型電子產(chǎn)品的設(shè)計(jì)。cadence 公司的電子設(shè)計(jì)自動(dòng)化

18、 （electronic design automation）產(chǎn)品涵蓋了電子設(shè)計(jì)的整個(gè)流程，包括系統(tǒng)級設(shè)計(jì)，功能驗(yàn)證，ic 綜合及布局布線，模擬、混合信號及射頻 ic 設(shè)計(jì)，全定制集成電路設(shè)計(jì)， ic 物理驗(yàn)證，pcb 設(shè)計(jì)和硬件仿真建模等。 cadence virtuso 開發(fā)平臺是該公司的其中一款非常強(qiáng)大的開發(fā)工具，它運(yùn)行于 linux 或 unix 環(huán)境下，功能概涵原理圖設(shè)計(jì)與仿真、邏輯功能仿真、版圖設(shè)計(jì)、版圖驗(yàn)證與仿真等工具。virtuoso schematic composer 原理圖設(shè)計(jì)工具支持多層次原理圖輸入，可進(jìn)行底層模塊調(diào)用。邏輯仿真：cadence 為用戶提供四種不同能力的

19、邏輯仿真器：verilog-xl, nc-verilog, nc-vhdl, nc-sim。邏輯功能仿真在數(shù)字領(lǐng)域的設(shè)計(jì)顯得尤其重要，它可以在設(shè)計(jì)之初對電路的邏輯功能進(jìn)行驗(yàn)證，以免出現(xiàn)由于電路設(shè)計(jì)或連線出現(xiàn)的問題而導(dǎo)致的不必要麻煩。它根據(jù)硬件描述語言來建立設(shè)計(jì)模型，通過一定的激勵(lì)輸入，再將輸出結(jié)果與正確結(jié)果進(jìn)行比較，以驗(yàn)證功能的正確性。ncverilog 是一款方便高效的邏輯仿真器，它將高性能仿真工具的功能和交互設(shè)計(jì)環(huán)境的靈活性結(jié)合在一起，可以在整個(gè) asic 設(shè)計(jì)過程當(dāng)中使用。本文所有邏輯仿真及功能驗(yàn)證均由 nc-verilog 完成。模擬仿真：模擬仿真是對電路實(shí)際工作情況進(jìn)行模擬，是最終決

20、定電路實(shí)際性能的主要因素之一；因此，其重要性不言而喻。spectre是cadence高性能、高精度的spice仿真器，其先進(jìn)的算法結(jié)構(gòu)和技術(shù)使其擁有優(yōu)異的仿真速度、仿真容量和收斂特性，已廣泛獲得ic廠商和用戶的支持。spectre和ncverilog有機(jī)結(jié)合，實(shí)現(xiàn)真正意義上的混合電路仿真。ade（analog design environment ）是工業(yè)界最完善的從前端到后端的模擬電路仿真環(huán)境，實(shí)現(xiàn)spectre和spectre/verilog-xl的無縫連接；交互式的模擬環(huán)境使用戶方便進(jìn)行設(shè)計(jì)輸入、修改、分析、仿真驗(yàn)證及查看仿真結(jié)果；層次化的編輯器方便用戶使用不同的cell view 構(gòu)造

21、設(shè)計(jì)層次進(jìn)行多種組合的仿真驗(yàn)證，提高設(shè)計(jì)效率。本設(shè)計(jì)使用的仿真器為ncverilog和spectre。版圖設(shè)計(jì)：virtuoso layout editor 是 cadence 功能強(qiáng)大的全定制數(shù)字和模擬 ic 版圖編輯器,支持純多邊形、參數(shù)化單元、符號化版圖與壓縮、版圖綜合等多種輸入方法，快速的設(shè)計(jì)層次瀏覽以及多窗口環(huán)境使用戶同時(shí)編輯多個(gè)設(shè)計(jì)。virtuoso xl 系列工具提供了強(qiáng)大的交互式版圖功能來增強(qiáng)定制ic設(shè)計(jì)的生產(chǎn)率。這些先進(jìn)的功能允許設(shè)計(jì)者在較高抽象級別來處理版圖。設(shè)計(jì)者工作的對象是線，孔及器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個(gè)的幾何圖形。在交互式布局，布線，編輯及邏輯

22、和物理表示中，工具都會(huì)自動(dòng)地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信息。同時(shí)，這也消除了學(xué)習(xí)兩種不同工具命令的必要性，從而提高了版圖設(shè)計(jì)任務(wù)的生產(chǎn)率。設(shè)計(jì)者可以交互的在原理圖中選擇一個(gè)或多個(gè)器件，并在版圖中放置相應(yīng)的器件，以此來做快速的初始化布局。該工具內(nèi)嵌的布線工具，使設(shè)計(jì)者可以輕松面對定制ic的布線問題。設(shè)計(jì)輸入一般包括圖形與文本輸入兩種格式。文本輸入包括verilog和vhdl兩種格式，verilog具有其獨(dú)到的優(yōu)越性，它類似于c等高級計(jì)算機(jī)語言，使用者更容易掌握；因此，在工業(yè)界，絕大多數(shù)設(shè)計(jì)人員采用verilog。該語言支持多種不同層次的描述，并可以轉(zhuǎn)化為cadence和synopsys的設(shè)

23、計(jì)庫格式；cadence系統(tǒng)中的virtuoso schematic composer支持多層次邏輯圖輸入。在輸入完成后，可以針對兩種不同的輸入進(jìn)行邏輯仿真，以驗(yàn)證初始的輸入是否達(dá)到設(shè)計(jì)要求。本文圖形輸入使用 virtuoso schematic composer 作為設(shè)計(jì)輸入工具，文本輸入采用 verilog。版圖工具：cadence的virtuoso xl 系列工具（layout editor，custom placer，custom router） 。版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查（drc） 、電學(xué)規(guī)則檢查（erc） 、版圖/邏輯圖對比（lvs） 、版圖參數(shù)提取（lpe）和寄生參數(shù)提?。╬re

24、） 。diva是cadence 軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤：它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（lvs）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。diva 工具集包括（1）設(shè)計(jì)規(guī)則檢查（drc） ， （2）版圖寄生參數(shù)提?。╨pe） （3）寄生電阻提?。╬re） （4）電氣規(guī)則檢查（erc） （5）版圖與線路圖比較程序（lvs） 。diva 中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行l(wèi)vs 就先要執(zhí)行drc。在cadence 系統(tǒng)

25、中，diva 集成在版圖編輯程序virtuoso 和線路圖編輯程序composer 中，在這兩個(gè)環(huán)境中都可以激活diva。本文原理圖設(shè)計(jì)使用 virtuoso schematic composer 作為設(shè)計(jì)輸入工具，參數(shù)仿真使用 cadence 的 spectre 仿真器。工藝庫選用 ncsu cdk 1.5.1，使用 ami0.6 工藝文件。1.3 verilog 硬件描述語言簡介早在 1984 年，gateway design automation 公司開始了 verilog 硬件描述語言的研發(fā)。這種語言得到了集成電路數(shù)字系統(tǒng)設(shè)計(jì)工程師的廣泛認(rèn)可和普遍采用，因此已經(jīng)成為了一項(xiàng)工業(yè)標(biāo)準(zhǔn)。ve

26、rilog 最初是一種靠住址環(huán)境支持的專利語言，是第一種能夠支持混合層次（mixed-level）設(shè)計(jì)表達(dá)方式的語言。這些層次包括數(shù)字電路的各種級別的抽象，從開關(guān)級、門級、rtl 級一起到更高級別的抽象。仿真環(huán)境提供了功能強(qiáng)大的方法，不但能用于數(shù)字系統(tǒng)的設(shè)計(jì)，不能進(jìn)行數(shù)字系統(tǒng)的測試，即對正在進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行驗(yàn)證4。verilog 之所以能在市場上得到認(rèn)可并占據(jù)主導(dǎo)地位，有三個(gè)關(guān)鍵因素。第一個(gè)關(guān)鍵因素是，在 verilog 語言中引入了編程語言接口（pli） 。利用 pli，verilog 用戶可以擴(kuò)展具有自己的特色的仿真環(huán)境。如果用戶明白了如何開發(fā) pli，并成功地采用 verilog

27、擴(kuò)展了自己的仿真環(huán)境 ，那么這些用戶就能成為真正的 verilog 贏家。第二個(gè)關(guān)鍵因素是，gateway 公司一起密切注意 asic 制造廠商的需求。從 1987 年到1989 年期間，公司曾努力與 motorola,nationalutmc 等 asic 廠商在 verilog 應(yīng)用和開發(fā)方面加強(qiáng)合作，這些工作使得 verilog 在這一領(lǐng)域逐漸占據(jù)了主導(dǎo)地位。gateway 公司認(rèn)識到，絕大多數(shù)的數(shù)字邏輯仿真工作是由 asic 似人類的設(shè)計(jì)者完成的，這一認(rèn)識嗇了 verilog 取得成功的機(jī)會(huì)。隨著 asic 制造廠商提倡使用verilog，verilog 仿真器械逐漸被 asic 制造

28、廠商認(rèn)可，作為接收設(shè)計(jì)制造訂單時(shí)的簽字認(rèn)可測試工具。工業(yè)界對 verilog 的認(rèn)可，更進(jìn)一步使得它在數(shù)字邏輯設(shè)計(jì)領(lǐng)域占據(jù)統(tǒng)治地位。最后一個(gè)關(guān)鍵因素是，1987 年 synopsys 公司引入了以 verilog 為基礎(chǔ)的綜合技術(shù)，從而支持了 verilog 取得成功。gateway 公司為了讓 verilog 在綜合技術(shù)方面取得優(yōu)勢，把其專有的 verilog 使用權(quán)授予了 synopsys 公司，仿真和綜合技術(shù)的結(jié)合使得 verilog 成為硬件設(shè)計(jì)工程師首選的硬件描述語言。vhdl（vhsic hardware description language，甚高速集成電路硬件描述語言）的出現(xiàn)

29、，得到了許多其他 eda 廠商的強(qiáng)力追捧，使得 vhdl 很快被批準(zhǔn)成為ieee1364 標(biāo)準(zhǔn)。并且，自從 1995 年以來，根據(jù) verilog 用戶提出的需求，verilog做了許多增補(bǔ)。這些增補(bǔ)都已經(jīng)歸入最新推出的 verilog 標(biāo)準(zhǔn)，ieee13642001。今天，verilog 已經(jīng)成為數(shù)字設(shè)計(jì)的首選語言，它是綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。1.4 本文主要內(nèi)容本文從加法電路基本原理入手，以 cmos 電路的載體，對幾種常見加法電路設(shè)計(jì)方案進(jìn)行分析和研究，其中包括全加器加法電路、超前進(jìn)位加法電路和曼徹斯特進(jìn)位鏈加法電路等，對各種結(jié)構(gòu)的優(yōu)劣進(jìn)行比較。在任何種類的電路設(shè)計(jì)過程中，我們都

30、面臨著性能和所付出的代價(jià)這對矛盾。在電路設(shè)計(jì)過程當(dāng)中，我們一方面要使電路的性能盡可能好，又必需同時(shí)考慮成本問題，因此通常需要做一個(gè)折中。在本文中加法電路設(shè)計(jì)過程當(dāng)中，遇到的最主要的問題是通過不同路徑的信號很難同時(shí)到達(dá)端口，這樣會(huì)導(dǎo)致短時(shí)電路的邏輯輸出錯(cuò)誤，對于這種情況，我們通過調(diào)整電路的結(jié)構(gòu)和晶體管尺寸，在犧牲一部分部分電路速度的情況下以使信號盡量同步；如果還有少量毛刺之類，可用緩沖器將其濾掉，但這樣的代價(jià)是電路的輸入到輸出的總延遲會(huì)進(jìn)一步增大，從而導(dǎo)致電路最高工作速度降低。本論文的結(jié)構(gòu)如下：第一章是緒論，介紹課題背景、意義以及加法器的應(yīng)用。第二章到第四章分別介紹三種不同結(jié)構(gòu)的加法電路，這三種

31、結(jié)構(gòu)分別為：全加器加法器、超前進(jìn)位加法器和曼徹斯特進(jìn)位鏈加法器；從原理入手進(jìn)行分析，并詳細(xì)介紹了從原理圖到邏輯功能驗(yàn)證，再到模擬仿真，參數(shù)優(yōu)化，晶體管尺寸的調(diào)整，到最終版圖的生成，檢查及驗(yàn)證。第五章是對三種加法器進(jìn)行比較說明。最后是總結(jié)部分。第 2 章 全加器加法電路設(shè)計(jì)與研究2.1 1 位全加器概述及電路設(shè)計(jì)全加器是算術(shù)運(yùn)算電路中的基本單元，也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運(yùn)算電路當(dāng)中的重要作用，使得全加器的設(shè)計(jì)顯得十分重要。通常情況下，我們采用兩種結(jié)構(gòu)來構(gòu)成全加器電路，一種由兩個(gè)半加器組成，另一種為鏡像結(jié)構(gòu)。在下面的設(shè)計(jì)中，我們將分別對兩種結(jié)構(gòu)進(jìn)行設(shè)計(jì)仿真，并將所得結(jié)果進(jìn)行比

32、較，確定其性能優(yōu)劣。2.1.1 半加器結(jié)構(gòu)全加器電路分析與設(shè)計(jì)通過對數(shù)字電路基礎(chǔ)知識的學(xué)習(xí)我們知道，全加器可以由兩個(gè)半加器構(gòu)成；半加器是完成 1 位二進(jìn)制數(shù)相加的一種組合邏輯電路。兩個(gè) 1 位二進(jìn)制的加法運(yùn)算可用真值表（表 2-1）表示，其中 s 表示和數(shù)，c 表示進(jìn)位數(shù)。由表中邏輯關(guān)系可見，這種加法運(yùn)算只考慮了兩個(gè)加數(shù)本身，而沒有考慮由低位來的進(jìn)位，所以稱為半加。半加器就是實(shí)現(xiàn)表 2-1 中邏輯關(guān)系的電路。 表 2-1 半加器真值表1被加數(shù)a加數(shù)b和數(shù)s進(jìn)位數(shù)c0011010101100001由真值表可得邏輯表達(dá)式： （2-1）sabab （2-2）cab根據(jù)邏輯代數(shù)定律和恒等式，可將上式變

33、換成與非形式： （2-3）sab a ab b （2-4）cab由式（2-3）和（2-4）可得由與非門組成的半加器，如圖 2-1(a)所示。因?yàn)榘爰雍褪钱惢蜻壿嬯P(guān)系，所以半加器也可利用一個(gè)集成異或門sabab和與門來實(shí)現(xiàn)，如圖 2-1(b)所示。(a)(b)圖 2-1 半加器(a) 由與非門組成 (b) 由異或門及與門組成 我們對圖 2-1(b)的原理圖進(jìn)行仿真，波形如圖 2-2： 圖 2-2 半加器仿真結(jié)果我們設(shè)定的輸入信號特征如下：信號 a：（高電平持續(xù)時(shí)間）1ns，t（周期）2ns，1t（上升時(shí)間）=，（下降時(shí)間）=1ps，risetfallt以后信號定義符號均如上規(guī)定。信號 b：2ns

34、，t4ns，=1ps。1trisetfallt通過對仿真結(jié)果進(jìn)行觀察，發(fā)現(xiàn)求和信號 sum 的輸出存在很大問題，有些地方甚至邏輯功能錯(cuò)誤，通過對內(nèi)部原理和結(jié)構(gòu)進(jìn)行分析，發(fā)現(xiàn)主要原因是由于其中輸入信號 a 和 b 都有互補(bǔ)變量，在模擬環(huán)境中，互補(bǔ)變量的存在會(huì)導(dǎo)致信號不同步，從而引發(fā)競爭，造成短時(shí)間的邏輯功能錯(cuò)誤。同樣，用兩個(gè)半加器組成的全加器也存在同樣的問題。一方面是由于同或異或門延遲大，速度慢，另一方面是因?yàn)槠渲写嬖诨パa(bǔ)變量。經(jīng)過統(tǒng)計(jì)，一個(gè)半加器由 18 個(gè)晶體管構(gòu)成，用兩個(gè)半加器構(gòu)成一個(gè)全加器所需要的晶體管數(shù)量為 48 個(gè)，數(shù)量很多，且性能不太理想。2.1.2 鏡像結(jié)構(gòu)全加器電路分析與設(shè)計(jì)全

35、加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。根據(jù)全加器的功能，可列出它的真值表，如表 2-2 所示。其中和分別是被iaib加數(shù)及加數(shù)，為相鄰低位來的進(jìn)位數(shù)，為本位數(shù)和（稱全加和）以及為向i1cisic相鄰高位的進(jìn)位數(shù)。為了得出和的卡諾圖，如圖 2-3 所示。為了比較方便地獲isic得與或非的表達(dá)式，采用包圍 0 的方法進(jìn)行化簡得：1111iiiiiiiiiiiiisa b ca bca b cab c (2-5)1111iiiiiiiiiiiiisa b ca bca b cab c11iiiiiiica bb ca c (2-6)11iiiiiiica b

36、b ca c(a) (b)圖 2-3 全加器的和卡諾圖isic(a) 的卡諾圖 (b) 的卡諾圖isic 表 2-2 全加器真值表1輸入輸出iaibi1cisic0000111100110011010101010110100100010111由式(2-5)和 (2-6)可以畫出 1 位全加器的邏輯圖，如圖 2-4 所示：圖 2-4 全加器通過前面對全加器原理的及邏輯功能的研究，現(xiàn)在我們對全加器電路已經(jīng)有一定程度的了解，開始著手實(shí)際電路的設(shè)計(jì)與分析過程。本節(jié)設(shè)計(jì)的是鏡像全加器電路。鏡像全加器電路的門級電路如前面圖 2-4 所示，將門級電路的晶體管放在一起重新放置，得到晶體管級電路如圖 2-5：圖

37、 2-5 全加器晶體管級電路6該鏡像全加器電路由 14 個(gè) pmos 和 14 個(gè) nmos 共 28 個(gè)晶體管組成，相比其它結(jié)構(gòu)，有其獨(dú)到的優(yōu)勢，一方面它用更少的晶體管實(shí)現(xiàn)同樣的功能，另一方面，該結(jié)構(gòu)對于版圖設(shè)計(jì)有一定的好處。對于圖 2-5，a 和 b 分別為當(dāng)前位的輸入信號(即加數(shù)和被加數(shù))，c 為前一級的進(jìn)位信號，sum 為求和信號，cout 為該級進(jìn)位信號?，F(xiàn)在對該電路進(jìn)行模擬仿真。輸入具有如下特征值的信號：信號 a：3ns，t6ns，=1ps，1trisetfallt信號 b：2ns，t4ns，=1ps，1trisetfallt信號 c：1ns，t2ns，=1ps。1trisetfa

38、llt最初，所有晶體管均采用最小尺寸，再根據(jù)從輸出得到的信息，從實(shí)際需要出發(fā)，對各晶體管尺寸行進(jìn)改進(jìn)，從而完成第一階段的電路仿真工作，并確定該原理圖當(dāng)中所有晶體管的尺寸。在這一階段，我們設(shè)計(jì)和仿真的主要目標(biāo)是讓電路的延時(shí)盡可能小，并盡量使上升和下降延遲相似。仿真結(jié)果如圖 2-6：圖 2-6 全加器仿真結(jié)果現(xiàn)在我們通過 cadence 自帶的計(jì)算器對該輸出結(jié)果進(jìn)行計(jì)算，得到如下信息：對于進(jìn)位位 cout (以下均為最壞情況)：=0.291ns, =0.248ns，plhtphlt=0.17ns, =0.12ns。risetfallt對于求和位 sum (以下均為最壞情況)：（上升延遲）=0.54

39、7ns, （下降延遲）=0.477ns，plhtphlt=0.13ns, =0.14ns。risetfallt各晶體管的尺寸分別如表 2-3（表中只包含其寬度信息）：表 2-3 鏡像全加器中各晶體管尺寸標(biāo)號m0m2m3，m4m5m8m9m1m10，m11nmos2.3*1.53.2*1.53.4*1.55.4*1.51.5標(biāo)號m14m16m17，m18m19m22m23m25m26，m27pmos3.2*335*35.4*33注：表中所有尺寸單位均為(um)，所有晶體管長度均為 0.6um。確定好全加器的參數(shù)后，現(xiàn)在我們由用 4 個(gè)一位全加器構(gòu)成 1 個(gè) 4 位加法器，即是將每一級的進(jìn)位信號

40、cout 接到下一級全加器的輸入端 c，連接方式見圖 2-7：圖 2-7 4 位加法電路將電路圖連接好后，我們對其中的輸入輸出端口分別進(jìn)行如下命名：輸入的 4 位加數(shù)和被加數(shù)分別定義為：a3a0 和 b3b0，最低位進(jìn)位信號 c_，最高位進(jìn)位信號 c34 位輸出和分別為 s3s0；現(xiàn)在進(jìn)行模擬仿真，輸入具有如下特征的信號：a3a0：10ns，t20ns，=1ps，1trisetfalltb3b0：5ns，t10ns，=1ps，1trisetfalltc_：3ns，t6ns，=1ps。1trisetfallt為了避免因?yàn)檠舆t等過大而導(dǎo)致電路的輸出錯(cuò)誤，因此這里我們定義的輸入信號周期比前面單個(gè)全加

41、器的仿真要大一些。仿真結(jié)果如圖 2-8：通過對輸出結(jié)果進(jìn)行分析發(fā)現(xiàn)，進(jìn)位信號的輸出結(jié)果邏輯功能正確，波形也較平滑，該結(jié)果比較理想；但求和信號中存在毛刺，出現(xiàn)毛刺的地方可視為邏輯錯(cuò)誤，更有些地方，雖然沒有出現(xiàn)毛刺，但實(shí)際已經(jīng)出現(xiàn)邏輯錯(cuò)誤。如果該問題不解決，加法器性能將會(huì)受到很大影響，甚至導(dǎo)致其不能正常工作。現(xiàn)在我們對造成這些錯(cuò)誤的原因進(jìn)行分析。經(jīng)過仔細(xì)分析我們發(fā)現(xiàn)，對于輸入信號，其中的 a 和 b 各位輸入不需要經(jīng)過延時(shí)，基本是同時(shí)到達(dá)各輸入端口的；但對于進(jìn)位信號 c，由于每經(jīng)過一級加法器它都會(huì)有一定時(shí)間的延遲，照此計(jì)算，最低位的進(jìn)位信號傳輸?shù)阶罡呶坏难舆t就相當(dāng)大，造成一定時(shí)間內(nèi)的邏輯功能不正確

42、。而之前我們確定的晶體管尺寸在這里看來也不見得是最佳尺寸，需要進(jìn)行進(jìn)一步調(diào)整。(a)(b) 圖 2-8 4 位加法電路仿真結(jié)果 (a)進(jìn)位輸出 c3 (b)求和輸出 s3s0對于信號的同步性問題，理論上的一種解決方案是將除最低位外的所有輸入信號 a 和 b 按照需要進(jìn)行延時(shí)，以達(dá)到和前一位可能的進(jìn)位信號同步，以免造成邏輯功能錯(cuò)誤。由于最低位的進(jìn)位信號每經(jīng)過一級全加器，相應(yīng)的延遲會(huì)變大，因此，我們需要對信號 a 和 b 進(jìn)行的延時(shí)是從低位到高位遞增的。后面的設(shè)計(jì)方案當(dāng)中我們可以看到，這種設(shè)計(jì)思路是可行的，在這里我們就不再深究?，F(xiàn)在再轉(zhuǎn)回對單個(gè)全加器電路的研究。由于 pmos 和 nmos 管的電

43、子遷移率不同，要使一個(gè)反相器的上升沿和下降沿基本相等，需要 p 管寬長比是 n 管的兩倍。同樣的，我們將該原理應(yīng)用到全加器設(shè)計(jì)當(dāng)中，根據(jù)串并聯(lián)等價(jià)原理，各級都采用等價(jià)后的最小尺寸。鏡像結(jié)構(gòu)全加器電路中，前面產(chǎn)生進(jìn)位信號部分和后面產(chǎn)生示和信號部分各有一個(gè)反相器，我們將反相器和其它的分為兩部分研究。至于 1 位全加器電路版圖，由于之前所遇到的問題，這里暫時(shí)不考慮。2.1.3 兩種加法器綜合性能比較前面兩節(jié)我們設(shè)計(jì)了兩種不同結(jié)構(gòu)的全加器電路，現(xiàn)在對其進(jìn)行匯總比較。兩種結(jié)構(gòu)當(dāng)中，一種是由兩個(gè)半加器構(gòu)成，而半加器是由異或門和與門構(gòu)成；另一種是直接由優(yōu)化后的晶體管級鏡像電路結(jié)構(gòu)組成。由半加器組成的全加器電

44、路上層結(jié)構(gòu)看起來很簡單，但實(shí)際上并不實(shí)用，晶體管數(shù)量多，主要是異或與同或門，多達(dá) 12 個(gè)晶體管，要構(gòu)成一個(gè)全加器，總共需要48 個(gè)晶體管，并且異或門當(dāng)中存在互補(bǔ)變量，會(huì)導(dǎo)致輸入信號的不同步，且異或同或門工作速度較慢?，F(xiàn)在再來看鏡像結(jié)構(gòu)全加器電路，它是由更小的門級電路組合，通過一定的結(jié)構(gòu)優(yōu)化得到的，總共由 28 個(gè)晶體管組成，其中的門級電路都是傳輸延遲都比較小，最后得到的輸出信號延遲也比較??；與由半加器結(jié)構(gòu)相比，它有明顯的優(yōu)勢。因此，本章后面設(shè)計(jì)多位加法電路的時(shí)候采用鏡像全加器。2.2 多位全加器電路與版圖設(shè)計(jì)多位全加器電路與版圖設(shè)計(jì)介于之前設(shè)計(jì) 4 位加器時(shí)遇到的問題，我們知道，設(shè)計(jì)過程中雖

45、然要模塊化，但模塊的性能需要放到更上一級的模塊中才能體現(xiàn)出來。之前的設(shè)計(jì)出現(xiàn)了這個(gè)的的問題，單個(gè)全加器的性能優(yōu)化后，組成一個(gè) 4 位全加器性能卻并不理想，相卻甚遠(yuǎn)。因此，這次設(shè)計(jì)多位加法器時(shí)我們直接接成一個(gè) 16 位加法器，再對其晶體管尺寸及參數(shù)進(jìn)行優(yōu)化調(diào)整。電路如圖 2-9：圖 2-9 全加器構(gòu)成的 16 位加法電路 在 spectre 環(huán)境下進(jìn)行模擬仿真，這次我們只關(guān)心一個(gè)問題：進(jìn)位信號有效電平（高電平）從最低位傳送到最高位的延遲時(shí)間。因此，輸入設(shè)置為 a0a15 或b0b15 中有一組一直為高電平，另一級持續(xù)低電平，這樣當(dāng)最低位有進(jìn)位信號的時(shí)候，進(jìn)位信號會(huì)直接傳遞到最高位；觀察輸出結(jié)果的

46、時(shí)候，只觀察對比 c_和 c15的結(jié)果。通過比較發(fā)現(xiàn)一個(gè)問題，每通過一級全加器，信號的有效寬度會(huì)變寬，通過 15 級全加器后，這種效果變得十分明顯，如圖 2-10 所示；這也從另一個(gè)方面說明把子電路放到系統(tǒng)中進(jìn)行調(diào)試的重要性。圖 2-10 進(jìn)位信號從第一級到第 15 級的傳輸延遲以此類推，我們不難發(fā)現(xiàn)，如果加法器的位數(shù)足夠多，那將會(huì)出現(xiàn)一直都是高電平的情況，也就是出現(xiàn)了邏輯錯(cuò)誤，雖然實(shí)際情況不會(huì)到那么多位，但這也會(huì)導(dǎo)致電路工作的最小周期變長，速度降低，因此，這是比較大的影響，必需解決。解決辦法是調(diào)整晶體管尺寸，因?yàn)殡娐返纳仙t延和下降延遲都是由晶體管的充放電速度決定的。我們將電路當(dāng)中的晶體管尺

47、寸等設(shè)為參數(shù)，進(jìn)行參數(shù)仿真，最終發(fā)現(xiàn)，除了進(jìn)位位構(gòu)成反相器的兩個(gè)晶體管對電路的影響較大外，其它的晶體管尺寸即使提升到很大，電路的性能也沒有多大提升。綜合考慮到后端可能的版圖面積和電路工作速度，并使各級都有足夠的驅(qū)動(dòng)能力以驅(qū)動(dòng)下一級電路為標(biāo)準(zhǔn)來確定各晶體管尺寸。最后的仿真結(jié)果如圖 2-11：(a) (b)圖 2-11 電路仿真結(jié)果(a)第 15 級全加器進(jìn)位信號傳輸延遲 (b)第 1 級全加器進(jìn)位信號延遲 現(xiàn)在我們對圖中的數(shù)據(jù)進(jìn)行分析，可以得到如下結(jié)果：第 2 位輸出結(jié)果：進(jìn)位輸出 c1：=0.532ns， =0.526ns， =0.394ns， =0.381ns，plhtphltrisetfa

48、llt平均延遲 t=0.529ns。求和位 s1：=0.712ns， =0.744ns， =0.214ns， =0.199ns，plhtphltrisetfallt平均延遲 t=0.728ns。第 16 位輸出結(jié)果圖 2-3-6a：進(jìn)位輸出 cout：=8.051ns， =8.295ns， =0.206ns， =0.187ns。plhtphltrisetfallt各晶體管尺寸如表 2-4 所示：表 2-4 全加器各晶體管尺寸名稱尺寸 um名稱尺寸 um名稱尺寸 um名稱尺寸 umm06m76m143m213m16m86m153m224.5m26m99m163m233m36m106m173m24

49、4.5m46m119m183.15m253m56.3m129m193m263m66m136m203m274.5至此，我們已經(jīng)確定所有需要的參數(shù)及晶體管尺寸，對電路的分析研究告一段落。接下來的工作是為設(shè)計(jì)好的原理圖設(shè)計(jì)版圖。對于電路設(shè)計(jì)而言，版圖是最終生產(chǎn)產(chǎn)品的依據(jù)，版圖性能的好壞，直接決定了電路性能的好壞。因此版圖的設(shè)計(jì)顯得尤為重要，在集成電路設(shè)計(jì)領(lǐng)域，版圖設(shè)計(jì)作為一門專門的學(xué)科，已經(jīng)得到長足的發(fā)展和進(jìn)步。這里我們對版圖的設(shè)計(jì)，僅僅是一個(gè)嘗試。對于 1 位全加器版圖設(shè)計(jì)，由于 cadence 公司的標(biāo)準(zhǔn)單元庫中已經(jīng)有現(xiàn)成版圖，但由于本設(shè)計(jì)最終確定的尺寸與標(biāo)準(zhǔn)單元為中尺寸不一致，若在其基礎(chǔ)上進(jìn)行

50、改動(dòng)，會(huì)顯得很麻煩，因此我們參照全加器電路版圖的設(shè)計(jì)方法，按照最終確定的尺寸自行設(shè)計(jì)。最終得到的全加器版圖如圖 2-12：圖 2-12 全加器電路版圖版圖設(shè)計(jì)好后，需要通過驗(yàn)證，以確定它與原理圖匹配，在本文當(dāng)中，我們的版圖設(shè)計(jì)和驗(yàn)證過程分為三步 drc、extract 和 lvs。現(xiàn)已經(jīng)檢查確定圖 2-5-1 沒有電氣規(guī)則錯(cuò)誤，提取相應(yīng)的層次及參數(shù)后與原理圖比較。比較結(jié)果如圖 2-13：圖 2-13 lvs-版圖和原理圖匹配情況通過能圖 2-13 的觀察發(fā)現(xiàn)，版圖和原理圖完全匹配。由于集成電路規(guī)模的不斷擴(kuò)大，傳統(tǒng)的設(shè)計(jì)方法已經(jīng)不再適用，現(xiàn)階段的版圖和原理圖設(shè)計(jì)都采用模塊化的設(shè)計(jì)方法。由于已經(jīng)設(shè)

51、計(jì)好了全加器電路的版圖，因此對于 16 位加法電路，只需將16 個(gè)全加器版圖按照一定的規(guī)律和條件放在一起并將其中的對應(yīng)端口用相應(yīng)材料連接在一起即可。在這里我們秉承這樣一種思想：從掩膜制造的角度出發(fā)，應(yīng)當(dāng)使 n阱的數(shù)量盡量少，單個(gè) n 阱的面積更大，這樣于性能和制造都有利。因此，我們將一部分全加器倒置，以方便將其中相應(yīng)的 pmos 和 nmos 及電源地放在盡可能少的單元內(nèi)。具體版圖如圖 2-14：圖 2-14 16 位加法電路版圖 現(xiàn)在再檢查 16 個(gè)全加器構(gòu)成的加法器版圖與原理圖是否匹配。 設(shè)計(jì)規(guī)則檢查無誤后，我們再提取相應(yīng)的層次和參數(shù)進(jìn)行匹配檢查，得到的 lvs 如圖 2-15：圖 2-1

52、5 16 位加法器版圖原理圖匹配情況 通過觀察該圖可以知道該加法器中總的端口、網(wǎng)絡(luò)和 pnmos 管的數(shù)量，比較發(fā)現(xiàn)，版圖與原理圖完全匹配。 由全加器構(gòu)成的 1 位及多位加法電路及其版圖設(shè)計(jì)至此告一段落，不難發(fā)現(xiàn)，全加器構(gòu)成的加法電路結(jié)構(gòu)比較簡單，門級電路少，晶體管數(shù)量也較少，構(gòu)成一個(gè)16 位加法器電路總共使用的晶體管數(shù)量為 448 個(gè)，在位數(shù)不多的情況下，用它作加法器是一個(gè)不錯(cuò)的選擇。第 3 章 超前進(jìn)位加法電路設(shè)計(jì)3.1 超前進(jìn)位加法電路概述及工作原理從前面的多位串行進(jìn)位加法器發(fā)現(xiàn)，只有當(dāng)前一級的進(jìn)位輸出產(chǎn)生后，本級加法器的運(yùn)算結(jié)果才會(huì)是正確的，同樣地本級的加法器產(chǎn)生的進(jìn)位輸出送到下一級之

53、后，下一級也才會(huì)有正確的計(jì)算結(jié)果，如此一級一級往前傳送進(jìn)位輸出，最后才能得到最終的正確結(jié)果。因此整個(gè)加法器的速度快慢取決于電路中全加器產(chǎn)生進(jìn)位輸出的速度，而且與全加器的個(gè)數(shù)成正比。從這時(shí)不難發(fā)現(xiàn)，只要能夠加快進(jìn)位輸出產(chǎn)生的速度，就有辦法使加法器的速度提高。超前進(jìn)位加法器就是本著這樣的概念來設(shè)計(jì)的，也就是希望進(jìn)位的傳遞不是逐級而來的，而是希望進(jìn)位的輸出是先前一步就計(jì)算出來的，然而要達(dá)到這樣的目標(biāo)是要付出一些代價(jià)的8。 設(shè)計(jì)的概念是這樣的，串行加法器的進(jìn)位輸出傳遞是序列式的，因此速度的快慢就與進(jìn)位輸出要傳送幾級成正比，因此減少進(jìn)位輸出傳送時(shí)間就能提高電路計(jì)算速度。如果將序列式的進(jìn)位輸出傳送改成并行

54、式的進(jìn)位輸出產(chǎn)生，則高位的結(jié)果并不需要前一級的進(jìn)位輸出產(chǎn)生后才能做計(jì)算，當(dāng)然電路速度就大大提高了。雖然無法達(dá)到常數(shù)時(shí)間的運(yùn)算，但是所需要的時(shí)間已經(jīng)不會(huì)是與加法的位個(gè)數(shù)成正比了，大約是對數(shù)的關(guān)系。首先我們來進(jìn)行公式推導(dǎo)，由前面表 2-2-1 得和的邏輯表達(dá)式：isic-1-1-1-1iiiiiiiiiiiiisa b ca b ca b cabc (3-1)-1-1-1()()iiiiiiiiiab cab cabc-1-1-1-1iiiiiiiiiiiiica bca b cab cabc (3-2)-1()iiiiiabab c定義兩個(gè)中間變量和：igip (3-3)iiigab (3-4)

55、iiipab當(dāng)時(shí)，由式(3-2)得，即產(chǎn)生進(jìn)位，所以稱謂產(chǎn)生變量。若1iiab1ig 1ic ig，則，由式(3-2)得，即時(shí)，低位的進(jìn)位能傳送到高位的1ip 0iiab -1iicc1ip 進(jìn)位輸出端，故稱為傳輸變量。這兩個(gè)變量都與進(jìn)位信號無關(guān)。將式(3-3) 和(3-4)ip代入式(3-1)和(3-2)，得： (3-5)-1iiispc (3-6)-1iiiicgpc由式(3-6)得各位進(jìn)位信號的邏輯表達(dá)式如下： (3-7a)000-1cgpc (3-7b)111011010-1cgpcgpgppc (3-7c)2221221210210-1cgpcgpgp pgp ppc (3-7d)3

56、33233232132103210-1cgpcgpgppgpp pgpp ppc由式(3-7)可知，因?yàn)檫M(jìn)位信號只與變量、和有關(guān)，而是向最低位的進(jìn)igip-1c-1c位信號，其值為 0，所以各位的進(jìn)位信號都只與兩個(gè)加數(shù)有關(guān)，它們是可以并行產(chǎn)生的。根據(jù)如上分析的原理，下面進(jìn)行原理圖設(shè)計(jì)。3.2 超前進(jìn)位加法器電路設(shè)計(jì)及仿真根據(jù)上一節(jié)分析的超前進(jìn)位加法器的工作原理，現(xiàn)在我們著手設(shè)計(jì)一個(gè) 4 位超前進(jìn)位加法電路。由于該超前進(jìn)位加法電路的輸入為兩個(gè)四位的二進(jìn)制數(shù)，并且最低位有進(jìn)位信號，輸出也是四位二進(jìn)制數(shù)。由理論分析可知，超前進(jìn)位加法器的關(guān)鍵是產(chǎn)生變量和傳輸變量，因此我們需要首先產(chǎn)生這兩組變量，作為第

57、二級的輸入，第二級再根據(jù)前面的產(chǎn)生變量和傳輸變量計(jì)算出進(jìn)位信號，最后根據(jù)進(jìn)位信號求出各位輸出和。該電路根據(jù)(3-1-1) 到(3-7)各式得出。如圖 3-1 所示：圖 3-1 4 超前進(jìn)位加法器該電路連接關(guān)系參照電子技術(shù)基礎(chǔ)（數(shù)字部分）這本書。在繼續(xù)進(jìn)行后面的工作之前，首先需要進(jìn)行邏輯仿真，以確定電路邏輯功能正確。我們用 verilog-xl 工具，輸入相應(yīng)代碼（見附錄） ，輸出結(jié)果如圖 3-2：圖 3-2 4 位超前進(jìn)位加法器邏輯功能通過該邏輯輸出結(jié)果進(jìn)行分析，發(fā)現(xiàn)其中邏輯功能有錯(cuò)，通過能電路圖反復(fù)修改，無法解決該問題，而且電路圖有些地方也難以理解，現(xiàn)決定放棄該方案，自行從基本原理進(jìn)行設(shè)計(jì)。

58、重新設(shè)計(jì)出來的原理圖如圖圖 3-3：圖 3-3 4 位超前進(jìn)位加法器新結(jié)構(gòu)同樣，我們輸入附錄中的程序 1 對其進(jìn)行邏輯功能仿真，仿真后的結(jié)果如圖 3-4：(a) (b)圖 3-4 4 位超前進(jìn)位加法電路邏輯功能仿真(a) 低位進(jìn)位信號 c_=0 (b) 低位進(jìn)位信號 c_=1從原理圖中可以看到，該電路總共有 9 個(gè)輸入端,分別是a3a0，b3b0，c_（前一級進(jìn)位輸入） ；總共有 6 個(gè)輸出端，分別是 s3s0（4位輸出和） ，fp，fg 用于產(chǎn)生下一級進(jìn)位信號。通常情況下，基于電路復(fù)雜程度等多方面的原因考慮，我們設(shè)計(jì)的超前進(jìn)位加法電路以 4 位為最小單元，如果需要進(jìn)行擴(kuò)展，則需要多個(gè) 4 位

59、超前進(jìn)位加法器以及超前進(jìn)位產(chǎn)生器，將多個(gè) 4 位超前進(jìn)位加法器產(chǎn)生的 fp，fg 信號分別輸入超前進(jìn)位產(chǎn)生器，再通過超前進(jìn)位產(chǎn)生器產(chǎn)生相應(yīng)的進(jìn)位信號，并輸送到各個(gè)單元?？紤]到該電路的信號會(huì)經(jīng)過若干門級電路，延時(shí)可能會(huì)比較大，因此將輸入信號的周期設(shè)置為較大的值，現(xiàn)在設(shè)置如下參數(shù)：輸入信號周期：=4ns，=8ns，=20ns，以上各信號的上升下降延遲均為atbtct1ps。現(xiàn)在對該超前進(jìn)位加法電路進(jìn)行仿真，按照從低位到高位的順序依次觀察。第 0 位信號如圖 3-5：圖 3-5 第 0 位求和信號輸出由上波形可以看出，s0 在 10ns 左右有一失真（和需要的邏輯功能是沖突的） ，經(jīng)過分析，估計(jì)是由

60、于進(jìn)行異或運(yùn)算的兩個(gè)信號不同步所致，因?yàn)?c_直接進(jìn)行運(yùn)算,而a0、b0 經(jīng)過級門電路后才與其進(jìn)行異或運(yùn)算。解決思路，讓 c_經(jīng)過一定時(shí)間的延時(shí)后再與 a0、b0 運(yùn)算，具體方法是在信號c_后加兩級反相器（圖 1 中的輸入信號 c_后面的兩級反相器正是基于這個(gè)原因而存在的，它們在最原始的電路中是不存在的） ，處理后波形如圖 3-6：圖 3-6 處理后的第 0 位求和輸出信號對比優(yōu)化前后的 s0 的波形，可以發(fā)現(xiàn)，優(yōu)化后雖然還有少量失真，但對于加法器的邏輯功能已經(jīng)沒有影響?，F(xiàn)在接著觀察第 1、2、3 位的信號：第 1 位如圖 3-7：圖 3-7 第 1 位求和輸出信號第 2 位如圖 3-8：圖