數(shù)字搶答器課程設(shè)計(jì)

1、目 錄1 引言12 vhdl及quartusii軟件簡(jiǎn)介22.1 關(guān)于eda22.2 關(guān)于vhdl22.3 軟件介紹33 智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)43.1 搶答器的設(shè)計(jì)原理43.2 搶答器各個(gè)模塊的設(shè)計(jì)43.2.1 搶答鑒別模塊的設(shè)計(jì)43.2.2 答題計(jì)時(shí)模塊的設(shè)計(jì)63.2.3 答題計(jì)分模塊的設(shè)計(jì)73.2.4 譯碼顯示模塊的設(shè)計(jì)83.3 搶答器的總體實(shí)現(xiàn)94 搶答器的硬件調(diào)試125 總結(jié)13參考文獻(xiàn)14附錄151 引言隨著科學(xué)技術(shù)的進(jìn)步，電子器件和電子系統(tǒng)設(shè)計(jì)方法日新月異，在很多場(chǎng)合都要求公正的快速的裁決，例如體育競(jìng)技、證券、股票交易，以及各種智力競(jìng)賽等。智力競(jìng)賽作為一種生動(dòng)活潑的教育形式和

2、方法引起觀眾和參與者極大的興趣。無論是在學(xué)校、工廠、軍隊(duì)還是益智性電視節(jié)目, 都會(huì)舉辦各種各樣的智力競(jìng)賽, 都會(huì)用到搶答器。當(dāng)主持人針對(duì)某個(gè)問題提問時(shí)，選手們要經(jīng)過搶答，而搶答時(shí)要先判斷哪個(gè)組先按鍵。搶答到的選手回答問題時(shí)，一般都有時(shí)間限制，時(shí)間到了則會(huì)有警報(bào)提醒，若在限定的時(shí)間內(nèi)正確回答了問題，則給該組進(jìn)行加分，然后進(jìn)行下一組的搶答。這就需要人們?cè)O(shè)計(jì)一種電路來實(shí)現(xiàn)此功能。搶答電路一般有很多模塊組成，本課程設(shè)計(jì)介紹了一種實(shí)用的設(shè)計(jì)方法來實(shí)現(xiàn)搶答器的功能，具有很強(qiáng)的實(shí)用性與可行性。目前市場(chǎng)上已有各種各樣的智力競(jìng)賽搶答器，但絕大多數(shù)是早期設(shè)計(jì)的，以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)

3、品。這部分搶答器已相當(dāng)成熟，但功能越多的電路相對(duì)來說就越復(fù)雜，且成本偏高，故障高，顯示方式簡(jiǎn)單（有的甚至沒有顯示電路），無法判斷提前搶答的選手，不便于電路升級(jí)換代。本設(shè)計(jì)是基于vhdl設(shè)計(jì)的一個(gè)智力競(jìng)賽搶答器，盡量使競(jìng)賽達(dá)到真正的公正、公平、公開?；趀da技術(shù)設(shè)計(jì)的電子搶答器，以其價(jià)格便宜、安全可靠、使用方便受到了人們的普遍歡迎。本文以現(xiàn)場(chǎng)可編程邏輯器件（fpga）為設(shè)計(jì)載體，以硬件描述語言vhdl為主要表達(dá)方式，以quartus開發(fā)軟件設(shè)計(jì)的電子搶答器，具有搶答鑒別與鎖存功能以及60秒答題限時(shí)功能。本次設(shè)計(jì)的目的就是在掌握eda實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解eda技術(shù)，了解并掌握vhd

4、l硬件描述語言的設(shè)計(jì)方法和思想，通過學(xué)習(xí)的vhdl語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí)vhdl基本單元電路的綜合設(shè)計(jì)應(yīng)用。通過對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。2 vhdl及quartusii軟件簡(jiǎn)介2.1 關(guān)于edaeda是電子設(shè)計(jì)自動(dòng)化（electronic design automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（cad）、計(jì)算機(jī)輔助制造（cam）、計(jì)算機(jī)輔助測(cè)試（cat）和計(jì)算機(jī)輔助工程（cae）的概念發(fā)展而來的。eda技術(shù)就是以計(jì)算機(jī)為工具，設(shè)

5、計(jì)者在eda軟件平臺(tái)上，用硬件描述語言hdl完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。eda技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度?，F(xiàn)在對(duì)eda的概念或范疇用得很廣，包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有eda的應(yīng)用。目前eda技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到eda技術(shù)。eda工具軟件可大致分為芯片設(shè)計(jì)輔助軟件、可編程芯片輔助

6、設(shè)計(jì)軟件、系統(tǒng)設(shè)計(jì)輔助軟件等三類。目前進(jìn)入我國(guó)并具有廣泛影響的eda軟件是系統(tǒng)設(shè)計(jì)軟件輔助類和可編程芯片輔助設(shè)計(jì)軟件：protel、pspice、multisim10(原ewb的最新版本)、orcad、pcad、lsiiogic、microsim，ise，modelsim等等。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)還可以進(jìn)行pcb自動(dòng)布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。2.2 關(guān)于vhdlvhdl是一種硬件描述語言，它可以對(duì)電子電路和系統(tǒng)的行為進(jìn)行描述，基于這種描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際電路與系統(tǒng)。vhdl的含義是v

7、hsic hardware description language (vhsic硬件描述語言)。vhsic是very high speed integrated circuits的縮寫，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了vhdl語言的出現(xiàn)。它的第一個(gè)規(guī)范版本為vhdl 87，vhdl 93是其后續(xù)的升級(jí)版本。vhdl是ieee（institute of electrical and electronics engineers，美國(guó)電氣和電子工程師協(xié)會(huì)）制定為規(guī)范的第一種硬件描述語言，規(guī)范版本為ieee 1076。ieee后來又補(bǔ)充制定了ieee 1164，引入了多值邏

8、輯系統(tǒng)。使用vhdl語言描述的電路，可以進(jìn)行綜合和仿真。然而，值得注意的是，盡管所有vhdl代碼都是可仿真的，但并不是所有代碼都能綜合。vhdl被廣泛使用的基本原因在于它是一種標(biāo)準(zhǔn)語言，是與工具和工藝無關(guān)的，從而可以方便地進(jìn)行移植和重用。vhdl兩個(gè)最直接的應(yīng)用領(lǐng)域是可編程邏輯器件(pld)和專用集成電路(asic)，其中可編程邏輯器件包括復(fù)雜可編程邏輯器件(cpld)和現(xiàn)場(chǎng)可編程門陣列(fpga)。關(guān)于vhdl最后要說明的是：與常規(guī)的順序執(zhí)行的計(jì)算機(jī)程序不同，vhdl從根本上講是并發(fā)執(zhí)行的。在vhdl中，只有在進(jìn)程(process)、函數(shù)(function)和過程(procedure)內(nèi)部的

9、語句才是順序執(zhí)行的。2.3 軟件介紹quartus ii 是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。 quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 quartus ii支持altera的ip核，包含了lpm/megafunctio

10、n宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方eda工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方eda工具。 此外，quartus ii 通過和dsp builder工具與matlab/simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種dsp應(yīng)用系統(tǒng)；支持altera的片上可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 maxplus ii 作為altera的上一代pld設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。altera在quartus ii 中包含了許多諸如signalt

11、ap ii、chip editor和rtl viewer的設(shè)計(jì)輔助工具，集成了sopc和hardcopy設(shè)計(jì)流程，并且繼承了maxplus ii 友好的圖形界面及簡(jiǎn)便的使用方法。 altera quartus ii 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。3 智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)3.1 搶答器的設(shè)計(jì)原理輸入電路判別電路聲光數(shù)顯控制電路聲光顯示數(shù)字顯示計(jì)時(shí)電路計(jì)分電路本次課程設(shè)計(jì)的智力競(jìng)賽搶答器（四路搶答器）主要完成四部分功能：搶答鑒別功能、答題計(jì)時(shí)功能、答題計(jì)分功能、譯碼顯示功能。系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕a、b、c、d

12、，系統(tǒng)復(fù)位信號(hào)clr，系統(tǒng)時(shí)鐘信號(hào)clk，倒計(jì)時(shí)開始信號(hào)start，倒計(jì)時(shí)禁止信號(hào)stop，加分確認(rèn)信號(hào)add，計(jì)分復(fù)位信號(hào)rst；系統(tǒng)的輸出信號(hào)有：任一組搶答成功并鎖存顯示該組號(hào)碼的數(shù)碼管顯示信號(hào)輸出口out1，任一組搶答成功并鎖存該組的指示燈顯示信號(hào)a1、b1、c1、d1，任一組搶答成功并鎖存后的揚(yáng)聲器信號(hào)warm，搶答成功者回答超時(shí)警報(bào)信號(hào)sound，答題倒計(jì)時(shí)的數(shù)碼管顯示信號(hào)out2、out,計(jì)分結(jié)果的顯示信號(hào)aa2、aa1、bb2、bb1、cc2、cc1、dd2、dd1。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為四個(gè)主要模塊：答題鑒別模塊,答題計(jì)時(shí)模塊, 答題計(jì)分模塊以及譯碼顯示模塊。其

13、系統(tǒng)組成框圖如圖3-1所示：圖3-1 系統(tǒng)組成框圖3.2 搶答器各個(gè)模塊的設(shè)計(jì)3.2.1 搶答鑒別模塊的設(shè)計(jì)搶答鑒別模塊的關(guān)鍵是準(zhǔn)確識(shí)別出最先搶答者的信號(hào)并將其鎖存，實(shí)現(xiàn)的方法可使用軟件進(jìn)行編程，在得到第一信號(hào)后將此輸入信號(hào)封鎖，使其它組的搶答信號(hào)無效。同時(shí)通過軟件設(shè)置數(shù)碼顯示電路，使其顯示出最先搶答者的組別，并且最先搶答者的燈亮，而且揚(yáng)聲器發(fā)出聲響。然后等待主持人按下確認(rèn)鍵來啟動(dòng)答題計(jì)時(shí)電路，最先搶答者開始答題。1 搶答鑒別電路可以由vhdl程序來實(shí)現(xiàn)，其 vhdl程序見附錄。2 搶答鑒別模塊的元件圖如圖3-2所示：圖3-2 搶答鑒別模塊的元件各組的搶答按鈕為a、b、c、d，系統(tǒng)復(fù)位信號(hào)為c

14、lr，系統(tǒng)時(shí)鐘信號(hào)為clk，各組的輸出指示燈顯示信號(hào)為a1、b1、c1、d1，warm控制揚(yáng)聲器發(fā)出聲響。3 搶答鑒別模塊的仿真圖如圖3-3所示：圖3-3 搶答鑒別模塊的仿真波形圖當(dāng)a、b、c、d四組進(jìn)行搶答時(shí)，a組最先搶答，此模塊可將a組的信號(hào)進(jìn)行鎖存，使其他組的搶答信號(hào)無效。同時(shí)a組的指示燈a1亮，且數(shù)碼管顯示出組別1，揚(yáng)聲器發(fā)出聲響。當(dāng)信號(hào)clr進(jìn)行了復(fù)位操作時(shí)，可使輸出信號(hào)復(fù)位，從而停止揚(yáng)聲器發(fā)出聲響。對(duì)系統(tǒng)進(jìn)行復(fù)位后，四組競(jìng)賽者可重新準(zhǔn)備下一輪的搶答。3.2.2 答題計(jì)時(shí)模塊的設(shè)計(jì)答題計(jì)時(shí)模塊的任務(wù)是當(dāng)主持人啟動(dòng)確認(rèn)鍵時(shí)開始計(jì)時(shí)，開始答題，同時(shí)計(jì)時(shí)顯示器從初始值開始以秒為單位倒計(jì)時(shí)，

15、計(jì)數(shù)至0時(shí)，停止計(jì)數(shù)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止繼續(xù)回答問題。當(dāng)主持人再按下禁止鍵時(shí)，揚(yáng)聲器停止報(bào)警。如果搶答者在規(guī)定的時(shí)間內(nèi)沒有完成，則答題無效；如果在規(guī)定的時(shí)間內(nèi)答完題，則答題有效。若回答正確，則進(jìn)行加分。計(jì)時(shí)器從規(guī)定的時(shí)間倒計(jì)時(shí)，計(jì)時(shí)為零時(shí)計(jì)時(shí)結(jié)束。答題有無效憑主持人來判斷。1 答題計(jì)時(shí)電路可以由vhdl程序來實(shí)現(xiàn)，其vhdl程序見附錄。2 答題計(jì)時(shí)模塊的元件圖如圖3-4所示：圖3-4 答題計(jì)時(shí)模塊的元件圖復(fù)位信號(hào)為clr，系統(tǒng)時(shí)鐘信號(hào)為clk，開始計(jì)時(shí)信號(hào)為start，倒計(jì)時(shí)結(jié)束信號(hào)為stop，qa、qb輸出顯示時(shí)間，超時(shí)警報(bào)由sound控制。3 答題計(jì)時(shí)模塊的仿真圖如圖3-5所示

16、：圖3-5 答題計(jì)時(shí)模塊的仿真波形圖信號(hào)clr對(duì)系統(tǒng)進(jìn)行了復(fù)位操作，使其計(jì)時(shí)初始值為60s。如果start等于1，則開始倒計(jì)時(shí)，最先搶答者開始回答問題。如果答題時(shí)間超出規(guī)定時(shí)間，則由sound控制發(fā)出超時(shí)警報(bào)。如果答題時(shí)間未超時(shí)，則由stop控制停止倒計(jì)時(shí)。3.2.3 答題計(jì)分模塊的設(shè)計(jì)答題計(jì)分電路模塊是給答題人計(jì)分用的，按照規(guī)定如果主持人判定答題有效且正確則加分，如無效則按照規(guī)定不加分或者扣分，并將分?jǐn)?shù)顯示在計(jì)分屏幕上。1 計(jì)分電路可以由vhdl程序來實(shí)現(xiàn)，其vhdl程序見附錄。2 答題計(jì)分模塊的元件圖如圖3-6所示：圖3-6 答題計(jì)分模塊的元件圖計(jì)分復(fù)位信號(hào)為rst，加分脈沖信號(hào)為add，

17、控制加分信號(hào)為stop，chose選擇加分組別，計(jì)分輸出顯示信號(hào)為aa1、aa2、bb1、bb2、cc1、cc2、dd1、dd2。3 答題計(jì)分模塊的仿真圖如圖3-7所示：圖3-7 答題計(jì)分模塊的仿真圖圖中rst為復(fù)位信號(hào)，當(dāng)其等于1時(shí)，所有計(jì)分為0。當(dāng)有脈沖信號(hào)add且加分控制信號(hào)stop為1時(shí)，chose選擇哪組則可對(duì)哪組進(jìn)行加分。計(jì)分結(jié)果由數(shù)碼管顯示出來。3.2.4 譯碼顯示模塊的設(shè)計(jì)譯碼顯示模塊可用來顯示搶答成功的組序號(hào)，還可作為計(jì)數(shù)器的倒計(jì)時(shí)顯示，也可顯示各組的分?jǐn)?shù)。數(shù)碼管可將最先搶答者的組別顯示出來，主持人通過顯示結(jié)果決定那組回答問題。計(jì)時(shí)顯示器顯示回答問題的時(shí)間，主持人可通過顯示決

18、定是否超時(shí)。計(jì)分顯示器將回答問題后的分?jǐn)?shù)顯示出來。1 譯碼顯示模塊可以由vhdl程序來實(shí)現(xiàn)，其vhdl程序見附錄。2 譯碼顯示模塊的元件圖如圖3-8所示：圖3-8 譯碼顯示模塊的元件圖譯碼的輸入為in4，由二進(jìn)制數(shù)表示，輸出為out7，由數(shù)碼管顯示。3 譯碼顯示模塊的仿真圖如圖3-9所示：圖3-9 譯碼顯示模塊的仿真波形圖此模塊實(shí)現(xiàn)的是進(jìn)行譯碼操作，從而將0-9在數(shù)碼管上顯示出來。3.3 搶答器的總體實(shí)現(xiàn)1 搶答器的原理圖如圖3-10所示：圖3-10 搶答器的原理圖2 搶答器的總體仿真圖對(duì)系統(tǒng)進(jìn)行復(fù)位操作，四組競(jìng)賽者開始進(jìn)行搶答，假如a組最先搶答，則對(duì)a組的搶答信號(hào)進(jìn)行鎖存，使其他組的搶答信號(hào)

19、無效。同時(shí)a組的指示燈a1點(diǎn)亮，且數(shù)碼管顯示出組別1，warm控制揚(yáng)聲器發(fā)出聲響。當(dāng)信號(hào)clr進(jìn)行復(fù)位操作時(shí)，可使輸出信號(hào)復(fù)位，從而停止warm控制揚(yáng)聲器發(fā)出聲響。對(duì)系統(tǒng)進(jìn)行復(fù)位后，四組競(jìng)賽者可重新準(zhǔn)備下一輪的搶答。主持人確認(rèn)了最先搶答者的組別后，該組開始進(jìn)行答題，start控制開始答題，答題時(shí)間為60s。如果start等于1，則開始倒計(jì)時(shí)，時(shí)間輸出由數(shù)碼管顯示。如果答題時(shí)間超出了規(guī)定時(shí)間，則由sound控制發(fā)出超時(shí)警報(bào)。主持人不能對(duì)該組進(jìn)行加分。如果答題時(shí)間沒有超出規(guī)定時(shí)間，則由stop控制停止倒計(jì)時(shí)。這時(shí)，主持人可對(duì)該組進(jìn)行相應(yīng)的加分。即當(dāng)有脈沖信號(hào)add且加分控制信號(hào)stop為1時(shí)，可對(duì)

20、該搶答組進(jìn)行加分。計(jì)分結(jié)果可由數(shù)碼管輸出顯示出來。其中，rst為計(jì)分復(fù)位信號(hào)，當(dāng)其等于1時(shí)，所有計(jì)分為0。有數(shù)碼管輸出顯示結(jié)果需要進(jìn)行譯碼操作，進(jìn)行譯碼后才可用來顯示搶答成功的組序號(hào)，還可作為計(jì)數(shù)器的倒計(jì)時(shí)顯示，也可顯示各組的分?jǐn)?shù)。主持人可通過顯示結(jié)果決定哪組回答問題。通過計(jì)時(shí)顯示器顯示的時(shí)間，主持人決定是否超時(shí)，從而決定是否加分。然后計(jì)分顯示器將回答問題后的分?jǐn)?shù)顯示出來。（1）在規(guī)定的時(shí)間內(nèi)答完了問題，進(jìn)行了加分。其仿真圖如圖3-11，3-12所示：圖3-11 進(jìn)行加分的總體仿真波形圖1圖3-12 進(jìn)行加分的總體仿真波形圖2（2）在規(guī)定時(shí)間內(nèi)未完成回答，發(fā)生超時(shí)警報(bào)。其仿真圖如圖3-13，3

21、-14所示：圖3-13 發(fā)生超時(shí)警報(bào)的總體仿真波形圖1圖3-14 發(fā)生超時(shí)警報(bào)的總體仿真波形圖24 搶答器的硬件調(diào)試1 硬件連接圖如圖4-1所示：圖4-1 硬件連接圖2 引腳鎖定為（1）輸入引腳鎖定。時(shí)鐘信號(hào)clk接pin-78，系統(tǒng)復(fù)位信號(hào)clr接pin-95，計(jì)分復(fù)位信號(hào)rst接pin-88，四組競(jìng)賽者a、b、c、d分別接pin-69、pin-68、pin-73、pin-70，計(jì)時(shí)開始信號(hào)接pin-94，計(jì)時(shí)結(jié)束信號(hào)接pin-93，加分確認(rèn)信號(hào)接pin-81。（2）輸出引腳鎖定?？刂茡P(yáng)聲器信號(hào)warm接pin-80，指示燈顯示信號(hào)a1、b1、c1、d1分別接pin-83、pin-82、pi

22、n-87、pin-84，組別顯示輸出信號(hào)接pin-239、pin-240、pin-235、pin-21、pin-6、pin-13、pin-22，計(jì)時(shí)顯示十位輸出信號(hào)接pin-232、pin-207、pin-236、pin-230、pin-171、pin-166、pin-164，個(gè)位輸出信號(hào)接pin-137、pin-133、pin-134、pin-131、pin-132、pin-127、pin-128，超時(shí)警報(bào)信號(hào)sound接pin-76，計(jì)分輸出信號(hào)接pin-57、pin-56、pin-55、pin-52、pin-51、pin-50、pin-49。5 總結(jié)通過這次eda課程設(shè)計(jì)，我懂得了理論與

23、實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，還要把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在課程設(shè)計(jì)的過程中難免會(huì)遇到過各種各樣的問題，這使我發(fā)現(xiàn)了自己的不足之處，例如對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固等。通過此次設(shè)計(jì)讓我們把課本中的知識(shí)系統(tǒng)的聯(lián)系起來，更加體會(huì)到模塊式設(shè)計(jì)的方法所帶來的方便和明了化。通過模塊式的方法，可以將復(fù)雜的總程序分成幾個(gè)模塊各自分工執(zhí)行，使其獨(dú)立工作互不干擾。然后通過原理圖將各個(gè)模塊直接相連，或者用元件例化的方式，用vhdl語言進(jìn)行描述，達(dá)到了統(tǒng)一化管理各個(gè)模塊的作用。在應(yīng)用vhdl的過程中讓我真正

24、領(lǐng)會(huì)到了其并行運(yùn)行與其它軟件順序執(zhí)行的差別以及其在電路設(shè)計(jì)上的優(yōu)越性。在設(shè)計(jì)過程中我需要有足夠的耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有耐心。通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，我積累了一定的經(jīng)驗(yàn)，對(duì)以后的學(xué)習(xí)、工作會(huì)有一定的幫助。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作的能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。這次設(shè)計(jì)還使我對(duì)quartus的運(yùn)用更加靈活，熟悉了對(duì)該軟件從工程建立到程序下載執(zhí)行各個(gè)步

25、驟的操作，對(duì)以前學(xué)習(xí)上的不足得到了補(bǔ)充?？傊?，這次設(shè)計(jì)讓我們學(xué)到了很多知識(shí)，發(fā)現(xiàn)、提出、分析、解決問題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中。 參考文獻(xiàn)1 voknei a.pedroni.vhdl數(shù)字電路設(shè)計(jì)教程m.電子工業(yè)出版社，2008.52 潘松，黃繼業(yè).eda技術(shù)實(shí)用教程（第二版）m.科學(xué)出版社，2005.23 焦素敏.eda應(yīng)用技術(shù)m.清華大學(xué)出版社，2002.4附錄1 搶答鑒別模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;entity qdq is port(clr,clk: in std_logic; a,

26、b,c,d: in std_logic; a1,b1,c1,d1: out std_logic; states: buffer std_logic_vector(3 downto 0); warm: out std_logic);end qdq;architecture qiangda of qdq is signal w: std_logic_vector(3 downto 0);begin process(clr,a,b,c,d) begin if(clr=1) then a1 = 0;b1 = 0;c1 = 0;d1 =0; warm = 0; w = 0000; elsif(clkev

27、ent and clk=1) then if(a=1or w(0)=1)and not(w(1)=1or w(2)=1or w(3)=1)then a1 = 1;b1 = 0;c1 = 0;d1 = 0;w(0) = 1; elsif(b=1or w(1)=1)and not (w(0)=1or w(2)=1or w(3)=1 )then a1 = 0;b1 = 1;c1 = 0;d1 = 0;w(1) = 1; elsif(c=1or w(2)=1)and not (w(0)=1or w(1)=1or w(3)=1 )then a1 = 0;b1 = 0;c1 = 1;d1 = 0;w(2)

28、 = 1; elsif(d=1or w(3)=1)and not (w(0)=1or w(1)=1or w(2)=1 )then a1 = 0;b1 = 0;c1 = 0;d1 = 1;w(3) = 1; end if; warm = w(0) or w(1) or w(2) or w(3); end if; end process; process(w) begin if(w=0000)then states=0000; elsif(w=0001)then states=0001; elsif(w=0010)then states=0010; elsif(w=0100)then states=0011; elsif(w=1000)then states=0100; end if; end process; end qiangda;2 答題計(jì)時(shí)模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clr,start,stop,clk: in std_logic; qa: