數(shù)字系統(tǒng)仿真vhdl設(shè)計(jì)第一、二章 EDA與PLD

1、Shanghai Jiao Tong UniversityShanghai Jiao Tong UniversityVHDLSJTU數(shù)字系統(tǒng)仿真數(shù)字系統(tǒng)仿真VHDLVHDL設(shè)計(jì)設(shè)計(jì)陳穎琪 VHDLSJTU2 2第1章EDA技術(shù)概述VHDLSJTU3 3第1章 EDA技術(shù)概述1.1 EDA技術(shù)及其發(fā)展概況1.2 EDA技術(shù)的基本特征和設(shè)計(jì)工具1.3 EDA技術(shù)的的實(shí)現(xiàn)目標(biāo)和設(shè)計(jì)流程1.4 硬件描述語言（ Hardware Description Language）概述1.5 EDA技術(shù)和ASIC設(shè)計(jì)1.6 EDA技術(shù)的發(fā)展趨勢VHDLSJTU4 4第1章 EDA技術(shù)概述1.1 EDA技術(shù)及其發(fā)展

2、概況r E Electronic D Design A Automation：電子設(shè)計(jì)自動(dòng)化r 是一整套電子系統(tǒng)設(shè)計(jì)軟件工具，由CAD，CAM，CAT，CAE發(fā)展而來r 是電子CAD通用軟件包，以計(jì)算機(jī)為平臺，融合應(yīng)用電子技術(shù)，計(jì)算機(jī)技術(shù)，智能化技術(shù) r 可輔助進(jìn)行：v 集成電路（IC）設(shè)計(jì)v 電子電路設(shè)計(jì)v PCB設(shè)計(jì) r 與微電子技術(shù)、計(jì)算機(jī)技術(shù)、設(shè)計(jì)工藝同步發(fā)展。EDA軟件-開發(fā)環(huán)境計(jì)算機(jī)-開發(fā)工具器件FPGA/CPLD-硬件載體硬件描述語言-表達(dá)設(shè)計(jì)意圖VHDLSJTU5 5EDA技術(shù)的發(fā)展階段r 20世紀(jì)7080年代 CAD階段v孤立的程序，計(jì)算機(jī)運(yùn)行速度，存儲量，圖形功能限制v邏輯

3、仿真、印刷電路板（PCB）、IC版圖編輯，CAD概念產(chǎn)生。v 計(jì)算，繪圖速度受限，程序間數(shù)據(jù)無統(tǒng)一格式，傳輸交換不便。r 20世紀(jì)80年代后期 EDA發(fā)展的中級階段v 計(jì)算機(jī)輔助工程（CAE）階段。v 電路仿真，IC布圖，IC版圖參數(shù)提取，PCB布圖檢驗(yàn)，設(shè)計(jì)文檔制作。v 與初期比，簡單的圖形編輯+電路功能設(shè)計(jì)和圖形設(shè)計(jì)v 通過電氣功能網(wǎng)表將兩者聯(lián)系在一起，實(shí)現(xiàn)工程設(shè)計(jì)。VHDLSJTU6 6EDA技術(shù)的發(fā)展r 20世紀(jì)90年代以后是設(shè)計(jì)自動(dòng)化EDA階段v電子系統(tǒng)：朝著多功能、高速度、智能化的方向發(fā)展，要求IC設(shè)計(jì)短時(shí)間內(nèi)高效完成；v 集成度的提高，使復(fù)雜電子系統(tǒng)可在一個(gè)集成電路芯片上實(shí)現(xiàn)，要

4、求EDA技術(shù)從電子系統(tǒng)的功能和行為描述開始，綜合設(shè)計(jì)出邏輯電路，并自動(dòng)地映射到可供生產(chǎn)的IC版圖。v 這一高級設(shè)計(jì)技術(shù)讓EDA真正進(jìn)入了自動(dòng)化時(shí)代。r 進(jìn)入21世紀(jì)后，EDA技術(shù)開始進(jìn)如一個(gè)嶄新的時(shí)代，突出表現(xiàn)在以下幾個(gè)方面： VHDLSJTU7 7EDA技術(shù)的發(fā)展1、電子技術(shù)各個(gè)領(lǐng)域全面融入EDA技術(shù)，除了數(shù)字電子技術(shù)之外，傳統(tǒng)電路系統(tǒng)設(shè)計(jì)建模理念系統(tǒng)設(shè)計(jì)建模理念發(fā)生重大變化：軟件無線電技術(shù)、硬件描述語言的表達(dá)和設(shè)計(jì)標(biāo)準(zhǔn)化、可編程器件的出現(xiàn)，數(shù)字信號處理和圖像處理的全硬件實(shí)現(xiàn)方案的推出，軟硬件技術(shù)的進(jìn)一步融合等等。2、IPIP（Intellectual Property 知識產(chǎn)權(quán)）核得到廣泛

5、應(yīng)用，基于基于IPIP核核的的SOCSOC（System on Chip片上系統(tǒng)）技術(shù)日趨成熟，電子設(shè)計(jì)的知識產(chǎn)權(quán)得到表達(dá)和確認(rèn)。3、FPGAFPGA實(shí)現(xiàn)實(shí)現(xiàn)DSPDSP成為可能，使得基于FPGA的高速數(shù)字信號技術(shù)得以實(shí)現(xiàn)4、嵌入式微處理器軟核嵌入式微處理器軟核推出，F(xiàn)PGA、CPLD的規(guī)模越來越大，讓SOPC（可編程片上系統(tǒng)）技術(shù)進(jìn)入大規(guī)模應(yīng)用，在一片F(xiàn)PGA上實(shí)現(xiàn)完備的DSP系統(tǒng)成為可能。5、在仿真和設(shè)計(jì)兩方面支持HDL（硬件描述語言）的EDAEDA軟件軟件不斷推出，系統(tǒng)級，行為級HDL讓復(fù)雜的電子系統(tǒng)設(shè)計(jì)和驗(yàn)證趨于簡單。6、EDA技術(shù)加快了電子設(shè)計(jì)領(lǐng)域各學(xué)科之間的滲透和融合各學(xué)科之間的滲

6、透和融合 ：模擬數(shù)字，軟件硬件，系統(tǒng)器件，ASIC/FPGA，行為與結(jié)構(gòu)，標(biāo)準(zhǔn)單元庫/IP核VHDLSJTU8 8EDA技術(shù)的基本特征1.2 EDA技術(shù)的基本特征和設(shè)計(jì)工具1.2.1 基本特征1、 硬件描述語言設(shè)計(jì)輸入2、“自頂而下”設(shè)計(jì)方法3、 邏輯綜合和優(yōu)化4、 開放性和標(biāo)準(zhǔn)化5、 庫（Library）VHDLSJTU9 9EDA設(shè)計(jì)工具1.2.2 EDA設(shè)計(jì)工具1、設(shè)計(jì)輸入工具（編輯器）文字編輯器：數(shù)字電路 VHDL，Verilog，模擬電路 SPICE圖形編輯器：版圖幾何圖形，硬件系統(tǒng)方框圖，原理圖 典型的原理圖輸入工具至少應(yīng)該包括以下三個(gè)方面： （1） 基本單元符號庫：圖形符號和仿真

7、模型（2） 原理圖編輯的編輯功能（3） 產(chǎn)生網(wǎng)表的功能2、設(shè)計(jì)仿真工具（仿真器） 模擬器 3、檢查/分析工具版圖，邏輯連接，時(shí)序分析 CadenceVHDLSJTU1010EDA設(shè)計(jì)工具4、 優(yōu)化/綜合工具高層次-低層次，行為-結(jié)構(gòu) Synopsys：DC5、 布局和布線工具（適配器） 針對具體器件 6、 下載工具（編程器） 將設(shè)計(jì)適配后輸出的文件下載到PLD器件，實(shí)現(xiàn)硬件7、 PCB設(shè)計(jì)工具Protel8、 模擬電路仿真工具SPICEVHDLSJTU1111EDA設(shè)計(jì)工具r 一些IC前端設(shè)計(jì)工具（1）代碼輸入： 語言輸入： Summit VisualHDL Summit Renior Men

8、tor 圖形輸入： composer Candence Viewlogic Viewdraw （2）電路仿真：數(shù)字電路仿真 Verilog： VCS Synopsys VerilogXL Candence modle-sim Mentor Vhdl： VSS Synopsys NCvhdl Candence modle-sim Mentor 模擬電路仿真 Hsipce Synopsys Spectre Simulator ，Pspice Cadence SmartSpice Silvaco （3）邏輯綜合： DC Expert Synopsys BuilderGates Cadence Bla

9、ster RTL Magama Synplify PRO Synplify VHDLSJTU1212EDA技術(shù)優(yōu)勢1.2.3 EDA技術(shù)的優(yōu)勢1、采用硬件描述語言，便于復(fù)雜系統(tǒng)的設(shè)計(jì)2、強(qiáng)大的系統(tǒng)建模和電路仿真功能3、具有自主的知識產(chǎn)權(quán)4、開發(fā)技術(shù)的標(biāo)準(zhǔn)化和規(guī)范化5、全方面利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)、仿真和測試技術(shù)6、對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低 VHDLSJTU1313EDA技術(shù)實(shí)現(xiàn)目標(biāo)1.3 EDA技術(shù)的的實(shí)現(xiàn)目標(biāo)和設(shè)計(jì)流程1.3.1 實(shí)現(xiàn)目標(biāo)四個(gè)應(yīng)用領(lǐng)域：1、 印刷電路板設(shè)計(jì)（PCB）2、 集成電路設(shè)計(jì)（IC或ASIC）3、 可編程邏輯器件設(shè)計(jì)（FPGA/CPLD)4、 混合電路設(shè)計(jì)v

10、不同學(xué)科：電子技術(shù)-非電子技術(shù)v 不同模式：模擬電路-DSP、電路級-器件級、v 不同層次：行為級，寄存器級，門級，開關(guān)級混合設(shè)計(jì) VHDLSJTU1414EDA技術(shù)應(yīng)用層次和范疇EDA工具數(shù)字系統(tǒng)模塊化設(shè)計(jì)數(shù)字電路設(shè)計(jì)FPGA設(shè)計(jì)PCB設(shè)計(jì)ASIC版圖設(shè)計(jì)混合電路設(shè)計(jì)模擬電路設(shè)計(jì)器件模型庫系統(tǒng)仿真系統(tǒng)級電路級物理實(shí)現(xiàn)級VHDLSJTU1515EDA技術(shù)主要流程1.3.2 EDA設(shè)計(jì)的主要流程VHDLSJTU1616數(shù)字集成電路設(shè)計(jì)流程文檔子系統(tǒng)行為級描述RTL邏輯圖布爾表達(dá)式門級網(wǎng)表電路表示到幾何表示轉(zhuǎn)化形成掩模版圖VHDLSJTU1717模擬集成電路的設(shè)計(jì)流程VHDLSJTU1818硬件描

11、述語言1.4硬件描述語言 Hardware Discription Language可以描述硬件電路的功能，信號連接關(guān)系及定時(shí)（時(shí)序）關(guān)系的語言，形式化方法描述數(shù)字電路和設(shè)計(jì)數(shù)字電路系統(tǒng)的語言。r VHDLv1983，美國國防部發(fā)起創(chuàng)建。v1987，1993，2002 IEEE標(biāo)準(zhǔn) 1076v描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。v 除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDLSJTU1919VHDLVHDL的程序結(jié)構(gòu)特點(diǎn)特點(diǎn)：v 更強(qiáng)的行為描述能力；v 是設(shè)計(jì)語言，標(biāo)準(zhǔn)網(wǎng)表格式，也是仿真語言；v 實(shí)體，程序包，庫概念支持大規(guī)模

12、設(shè)計(jì)，利用已有設(shè)計(jì)重用；v 可利用EDA工具進(jìn)行綜合，生成電路；v 與具體硬件結(jié)構(gòu)和實(shí)現(xiàn)工藝無關(guān)VHDLSJTU2020Verilog rVerilog HDL v 1983Gateway Design Automationv 1989Candence purchased Gatewayv 1990Candence released Verilog to publicv 1995 IEEE Verilog 1364 1995v 2001 IEEE Verilog 1364 2001Verilog HDL是在C語言基礎(chǔ)上發(fā)展而來的HDL，簡潔，高效，易用Verilog HDL和VHDL是目前世界

13、上最流行的兩種硬件描述語言VHDLSJTU2121ABEL-HDLr ABEL-HDLABEL設(shè)計(jì)語言是一種最基本的HDL，與VerilogHDL屬于同一級別，但其特性和受支持程度遠(yuǎn)不如Verilog。ABEL從PLD設(shè)計(jì)中發(fā)展而來Verilog從IC設(shè)計(jì)中發(fā)展而來特點(diǎn)：格式簡潔，編譯要求寬松。應(yīng)用場合越來越少VHDLSJTU2222不同層次的描述方式設(shè)計(jì)層次行為描述結(jié)構(gòu)描述系統(tǒng)級 system level系統(tǒng)算法系統(tǒng)邏輯框圖RTL級 （寄存器傳輸級）register transfer level數(shù)據(jù)流圖，真值表，狀態(tài)機(jī)寄存器，ALU，ROM 等分模塊描述門級 gate-level布爾方程，真

14、值表邏輯門，觸發(fā)器，鎖存器構(gòu)成的邏輯圖版圖級 layout-level幾何圖形圖形連接關(guān)系VHDLSJTU2323HDL比較r Verilog 和 VHDL的比較 二者主要區(qū)別在邏輯表達(dá)描述級別：vVHDL： 更適合于行為級描述，適用于電路高級建模，較適合于FPGA/CPLD目標(biāo)器件設(shè)計(jì)。入門相對較難，熟悉后設(shè)計(jì)效率高于verilogvVerilog：RTL級硬件描述語言，適合于RTL級和更低層次的門電路級描述，更適合于直接的集成電路或ASIC設(shè)計(jì)。易學(xué)易用，入門容易 VHDLSJTU2424EDA技術(shù)和ASIC設(shè)計(jì)r 1.5 EDA技術(shù)和ASIC設(shè)計(jì)r 1.5.1 ASIC的特點(diǎn)和分類v A

15、SIC(Application Specific Integrated Circuit)專用集成電路v 應(yīng)專門用戶要求和特定應(yīng)用領(lǐng)域的需要而設(shè)計(jì)、制造的集成電路。v 特點(diǎn)：面向特定用戶的需求，批量生產(chǎn)時(shí)與通用IC相比體積更小、功耗更低、可靠性高、性能高、保密性強(qiáng)、成本低。VHDLSJTU2525數(shù)字集成電路分類r 數(shù)字集成電路分類數(shù)字集成電路標(biāo)準(zhǔn)電路用戶定制電路RAM，ROM，SSI，LSI，如74系列，CMOS軟件組態(tài)的微處理器，CPU，DSP，PLC全定制電路半定制電路門陣列標(biāo)準(zhǔn)單元陣列可編程器件PLDPROM，PLA，PAL，GAL，CPLDFPGAVHDLSJTU2626ASIC特點(diǎn)和

16、分類r ASIC分類 1.按功能分v 數(shù)字v 模擬v 數(shù)?；旌蟰 微波2.按使用材料v 硅 最常用，數(shù)字/模擬/數(shù)?；旌螦SIC MOS型 70%，雙極型 16%，BiCMOS型 11%v 砷化鎵 高速 抗輻射 工作溫度寬，微波ASICVHDLSJTU2727ASIC特點(diǎn)和分類3.按設(shè)計(jì)方法v全定制，各層掩模按特定電路功能專門制造v半定制，有約束性的設(shè)計(jì) 門陣列：預(yù)先制好的硅陣列，包含基本邏輯門和觸發(fā)器，片上留有布線區(qū) 標(biāo)準(zhǔn)單元：將預(yù)先配置好的經(jīng)過測試有一定功能的邏輯塊作為標(biāo)準(zhǔn)單元，存放在數(shù)據(jù)庫，供設(shè)計(jì)時(shí)調(diào)用，在版圖級完成與電路一一對應(yīng)的最終設(shè)計(jì) PLDVHDLSJTU2828ASIC設(shè)計(jì)方法

17、r 1.5.2 ASIC的設(shè)計(jì)方法VHDLSJTU2929IPIP核概念與核概念與SOCSOC設(shè)計(jì)設(shè)計(jì)r 1.5.3 IP1.5.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC設(shè)計(jì)設(shè)計(jì)1 1、IP核的基本概念v IP，原意知識產(chǎn)權(quán)，著作權(quán)。v 在IC設(shè)計(jì)領(lǐng)域，可理解為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。v 與IC工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中v IC設(shè)計(jì)復(fù)用：復(fù)用以前的IP，利用已有的或第三方IP作為宏單元進(jìn)行系統(tǒng)集成，形成完整的系統(tǒng)。 VHDLSJTU3030IP核種類r IP核種類-硬核，固核，軟核v 硬核 以版圖形式描述 基于一定設(shè)計(jì)工藝，設(shè)計(jì)者不能修改，

18、系統(tǒng)設(shè)計(jì)布局布線難，靈活性較差 有效保護(hù)知識產(chǎn)權(quán)v 固核 由RTL描述和可綜合的網(wǎng)表組成 可在系統(tǒng)級重新布局布線，按規(guī)定增減部分功能 實(shí)現(xiàn)技術(shù)不能更改，不同廠家固核不能互換，靈活性較差v 軟核 完全用HDL語言描述 與實(shí)現(xiàn)技術(shù)無關(guān)，可按需要進(jìn)行修改 可在系統(tǒng)設(shè)計(jì)中重新布局布線靈活性較大 時(shí)序不確定，增加系統(tǒng)設(shè)計(jì)后測試的難度VHDLSJTU3131IP核內(nèi)容r IP核內(nèi)容v 功能描述文件 說明IP功能時(shí)序要求v 設(shè)計(jì)實(shí)現(xiàn)文件 具體設(shè)計(jì)v 設(shè)計(jì)驗(yàn)證文件 仿真驗(yàn)證用v 綜合描述文件 指導(dǎo)軟核綜合VHDLSJTU3232SOC設(shè)計(jì)2、SOC設(shè)計(jì)v System on Chip，系統(tǒng)級芯片,片上系統(tǒng)v

19、是一個(gè)有專用目標(biāo)的集成電路,包含功能完整的一個(gè)系統(tǒng)并有嵌入軟件的全部內(nèi)容。v 也是一種技術(shù),用以實(shí)現(xiàn)從確定系統(tǒng)功能開始,到軟/硬件劃分,并完成設(shè)計(jì)的整個(gè)過程。VHDLSJTU3333基于IP模塊的SOC設(shè)計(jì)方法含時(shí)序的全功能指令集，體系結(jié)構(gòu)總線功能時(shí)序模型測試模型平面物理模型電規(guī)則檢查周期精度的全功能IP模塊設(shè)計(jì)IP模型生成設(shè)計(jì)修正r 基于IP模塊的SOC設(shè)計(jì)方法v 采用自頂向下的設(shè)計(jì)和綜合技術(shù)，大量IP模塊的復(fù)用集成為特點(diǎn)功能設(shè)計(jì)詳細(xì)時(shí)序設(shè)計(jì)物理設(shè)計(jì)系統(tǒng)級芯片軟件設(shè)計(jì)IP模塊設(shè)計(jì)IP驗(yàn)證模型層次IP模塊集成使用VHDLSJTU3434基于IP的SoC設(shè)計(jì)的關(guān)鍵技術(shù)r 基于IP的SoC設(shè)計(jì)的關(guān)

20、鍵技術(shù)v 系統(tǒng)級設(shè)計(jì)方法總線架構(gòu)技術(shù)、軟硬件協(xié)同設(shè)計(jì)技術(shù)v IP核的設(shè)計(jì)和使用設(shè)計(jì)，測試，驗(yàn)證技術(shù)、仿真技術(shù)，低功耗設(shè)計(jì)技術(shù)v超深亞微米集成電路設(shè)計(jì)實(shí)現(xiàn)技術(shù) v 此外還要做嵌入式軟件移植、開發(fā)研究,是一門跨學(xué)科的新興研究領(lǐng)域。vIP核可復(fù)用技術(shù)是SOC設(shè)計(jì)中關(guān)鍵，和保證系統(tǒng)及芯片開發(fā)效率和質(zhì)量的重要手段。r SoC的實(shí)現(xiàn)v 全定制ICv FPGA/CPLD SOPC： System on Programmable Chip 可編程片上系統(tǒng)VHDLSJTU3535EDA技術(shù)的發(fā)展趨勢r 1.6 EDA技術(shù)的發(fā)展趨勢1、高性能EDA工具將得到進(jìn)一步發(fā)展 新的系統(tǒng)級設(shè)計(jì)設(shè)計(jì)和驗(yàn)證語言,混合仿真工具

21、system C/system verilog/ C/C+ 2、EDA技術(shù)將使ASIC和FPGA逐步走向融合許多PLD公司為ASIC提供FPGA內(nèi)核，可用于修改設(shè)計(jì)問題，提高ASIC設(shè)計(jì)靈活性3、EDA技術(shù)的應(yīng)用領(lǐng)域越來越廣泛VHDLSJTU3636第2章可編程邏輯器件基礎(chǔ)VHDLSJTU3737第2章 可編程邏輯器件基礎(chǔ)r 2.1 PLD入門r 2.2基于乘積項(xiàng)（Product-Term ）的PLD的基本結(jié)構(gòu)原理r 2.3基于查找表（look up table）的FPGA的基本結(jié)構(gòu)原理r 2.4PLD的基本資源r 2.5PLD的編程元件r 2.6 PLD的設(shè)計(jì)開發(fā)流程和開發(fā)工具r 2.7 C

22、PLD/FPGA廠商r 2.8 CPLD/FPGA比較VHDLSJTU3838第2章 可編程邏輯器件基礎(chǔ)2.1可編程邏輯器件入門r PLD 可編程邏輯器件（Programable Logic Device）r FPGA 現(xiàn)場可編程門陣列（Field Programable Gate Array)v 兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。r CPLD復(fù)雜可編程邏輯器件（Complex Programable Logic Device）VHDLSJTU3939RDD Q QSD第2章 可編程邏輯器件基礎(chǔ)PLDLogicAmoebaP

23、rogrammablelogicdeviceVHDLSJTU4040r 2.1.1 可編程邏輯器件發(fā)展歷程v Programmable logic device 低密度 20世紀(jì)70年代PROM和PLA programmable logic array， Fuse熔絲編程結(jié)構(gòu) 70年代末 AMD PAL programmable array logic 80年代初 Lattice GAL generic array logic， E2PROM技術(shù)高密度 80年代中 Altera EPLD erasable programmable logic device， E2PROM or Flash t

24、echnology Xilinx FPGA field programmable gate array， SRAM technology 90年代 CPLD，complex PLD,Lattice提出ISP技術(shù) 近年 SOPC技術(shù)，高度集成化第2章 可編程邏輯器件基礎(chǔ)VHDLSJTU4141r 2.1.2 PLD器件的分類 1）PLD器件的分類按集成度低密度 500-750門以下vPROM,EPROM,EEPROM,PAL,PLA,GALv只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過400萬門的器件vEPLD ,CPLD,FPGAv可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（Sys

25、tem On a Chip）PLD器件的分類按集成度VHDLSJTU4242PLD器件的分類按編程工藝2）PLD器件的分類按編程工藝v 熔絲或反熔絲編程器件Actel的FPGA器件 體積小，集成度高，速度高，易加密，抗干擾，耐高溫 只能一次編程，在設(shè)計(jì)初期階段不靈活v SRAM大多數(shù)公司的FPGA器件 可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu) 每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序v ROM大多數(shù)CPLD器件 基于EPROM，EEPROM或FLASH 可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大VHDLSJTU43433)PLD器件的分類按器件結(jié)構(gòu)v 基于乘積項(xiàng)（基

26、于乘積項(xiàng)（Product-Term)的的PLD結(jié)構(gòu)結(jié)構(gòu) 與或陣列 通過修改固定內(nèi)部電路的邏輯功能來編程，實(shí)現(xiàn)“積之和”形式的布爾邏輯函數(shù) 大部分PLD，CPLDv 基于查找表（基于查找表（LUT，LookUpTable)的的PLD結(jié)構(gòu)結(jié)構(gòu) 類似門陣列，由簡單查找表組成可編程邏輯門，在構(gòu)成陣列形式 通過改變內(nèi)部連線的布線來編程 大多數(shù)FPGAPLD器件的分類按器件結(jié)構(gòu)VHDLSJTU4444第2章 可編程邏輯器件基礎(chǔ)r 2.1.3 PLD器件的優(yōu)勢1、縮短研制周期用FPGAPLD 試制樣片，快速占領(lǐng)市場。 2、降低設(shè)計(jì)成本出廠前做過測試，不需設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，在實(shí)驗(yàn)室就可以通過相關(guān)的軟

27、硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。 3、提高設(shè)計(jì)靈活性可反復(fù)地編程、擦除、使用，或在外圍電路不動(dòng)的情況下用不同軟件就可實(shí)現(xiàn)不同功能。 4 、 FPGACPLD規(guī)模越來越大，實(shí)現(xiàn)的功能越來越強(qiáng)，可實(shí)現(xiàn)系統(tǒng)集成。VHDLSJTU4545第2章 可編程邏輯器件基礎(chǔ)r 2.2 基于乘積項(xiàng)（Product-Term ）的PLD器件的基本結(jié)構(gòu)原理器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)VHDLSJTU4646第2章 可編程邏輯器件基礎(chǔ)r 電路符號VHDLSJTU4747第2章 可編程邏輯器件基礎(chǔ)r PROM實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為：

28、BABAF1BABAF2BAF3VHDLSJTU4848I5I4O0I3I2I1I0O1O2O3Programmable AND arrayProgrammableOR arrayIndicatesprogrammableconnectionIndicatesfixedconnectionI5I4O0I3I2I1I0O1O2O3Programmable AND arrayFixed OR arrayO0I3I2I1I0O1O2O3Fixed AND arrayProgrammableOR array與或陣列 均可編程與陣列 可編程 或陣列 固定或陣列 可編程 與陣列 固定第2章 可編程邏輯器件

29、基礎(chǔ)VHDLSJTU4949第2章 可編程邏輯器件基礎(chǔ)r GALBlock Diagramv EEPROM工藝v 與或陣列v 輸出邏輯宏單元，多種組態(tài) 組合邏輯I/O 寄存器I/OVHDLSJTU5050ispGAL22V10A 的每個(gè)輸出宏單元有2個(gè)主要功能模式：寄存器IO；組合邏輯輸出模式和極性由 2個(gè)bit (S0 and S1)控制，通過邏輯編譯器可進(jìn)行設(shè)置OLMC Output Logic MacrocellVHDLSJTU5151 以MAX7000系列為例基于乘積項(xiàng)的基于乘積項(xiàng)的CPLD內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)VHDLSJTU5252 宏單元宏單元 MacrocellVHDLSJTU535

30、3r 組合邏輯輸出(AND3的輸出)：v f=(A+B)*C*(!D)=A*C*!D + B*C*!D (!D表示D的“非”） 乘積項(xiàng)結(jié)構(gòu)積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)邏輯實(shí)現(xiàn)原理fVHDLSJTU5454r 實(shí)現(xiàn)組合邏輯f: A,B,C,D由PLD的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。圖中x表示相連（可編程熔絲導(dǎo)通），得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) r DFF：用宏單元中的可編程D觸發(fā)器實(shí)現(xiàn)r CLK：走芯片的全局時(shí)鐘專用通道，直接連接到DFF時(shí)鐘端。r DFF的輸出與I/O腳相連，把結(jié)果輸出到芯

31、片管腳。乘積項(xiàng)結(jié)構(gòu)乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理的邏輯實(shí)現(xiàn)原理VHDLSJTU5555r 簡單電路：只需一個(gè)宏單元就可以完成，如前例。r 復(fù)雜電路：一個(gè)宏單元不能實(shí)現(xiàn)，可通過并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng)和和共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng)連接多個(gè)宏單元，宏單元的輸出也可連接到PIA，再做為另一個(gè)宏單元的輸入。從而實(shí)現(xiàn)更復(fù)雜邏輯實(shí)現(xiàn)更復(fù)雜邏輯。r 這種基于乘積項(xiàng)的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。乘積項(xiàng)結(jié)構(gòu)乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理的邏輯實(shí)現(xiàn)原理VHDLSJTU56562.3 基于查找表的FPGA結(jié)構(gòu)原理采用這種結(jié)構(gòu)的PLD芯片也稱之為FPGA：如Alter

32、a的APEX，Stratix系列,Xilinx的Spartan,Virtex系列等。r 查找表（Look-Up-Table)：LUT本質(zhì)上是一個(gè)RAMr 目前FPGA中使用4或6輸入LUT，所以每一個(gè)LUT可以看成一個(gè)有4或6位地址線的16x1（或64x1）的RAM。r 通過原理圖或HDL語言描述的邏輯電路，PLD/FPGA軟件會(huì)自動(dòng)計(jì)算其所有可能的結(jié)果，并將其事先寫入RAM。每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容輸出即可?；诓檎冶恚ɑ诓檎冶恚↙UT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU5757r 一個(gè)4輸入與門的例子實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式 a,

33、b,c,d 輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010.0.01111111111 查找表（查找表（Look-Up-Table)的原理與結(jié)構(gòu)的原理與結(jié)構(gòu)VHDLSJTU5858r xilinx Spartan-II的內(nèi)部結(jié)構(gòu)xilinx Spartan-II 芯片內(nèi)部結(jié)構(gòu)Slices結(jié)構(gòu)基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU5959r Spartan-II主要包括v CLBs，I/O塊，RAM塊和可編程連線（未表示出）。r 在spartan-II中，v 一個(gè)CLB包括2個(gè)Slicesv 每個(gè)slices包括2個(gè)LUT，2個(gè)觸發(fā)器

34、和相關(guān)邏輯。r Slices可看作是SpartanII實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)單元 (xilinx其他系列，如SpartanXL,Virtex的結(jié)構(gòu)與此稍有不同，具體請參閱數(shù)據(jù)手冊）基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU6060r altera的FLEX/ACEX等芯片的結(jié)構(gòu) altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu)基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU6161 邏輯單元（LE）內(nèi)部結(jié)構(gòu)基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU6262r FLEX/ACEX的結(jié)構(gòu)：LAB，I/O塊，RAM塊（

35、未表示出）和可編程行/列連線。r 在FLEX/ACEX中，v 一個(gè)LAB包括8個(gè)邏輯單元（LE）v 每個(gè)LE包括一個(gè)LUT，一個(gè)觸發(fā)器和相關(guān)的邏輯。v LE是FLEX/ACEX芯片實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)(altera其他系列，如APEX的結(jié)構(gòu)與此基本相同，具體請參閱數(shù)據(jù)手冊）基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)VHDLSJTU6363r 我們?nèi)砸赃@個(gè)電路為例。組合邏輯：A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連接到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出。r D觸發(fā)器：利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。r C

36、LK：由I/O腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專用通道，直接連接到DFF的時(shí)鐘端。r DFF的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。查找表結(jié)構(gòu)的查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理邏輯實(shí)現(xiàn)原理VHDLSJTU6464r 對于一個(gè)LUT無法完成的電路，通過進(jìn)位邏輯將多個(gè)單元相連，可以實(shí)現(xiàn)復(fù)雜的邏輯。r 由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專用配置芯片，在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。 r 也有少數(shù)FPGA采用

37、反熔絲或Flash工藝，對這種FPGA，就不需要外加專用的配置芯片。查找表結(jié)構(gòu)的查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理邏輯實(shí)現(xiàn)原理VHDLSJTU6565r 隨著技術(shù)的發(fā)展，在2004年以后，一些廠家推出了一些新的PLD和FPGA，這些產(chǎn)品模糊了PLD和FPGA的區(qū)別。r 例如：v Altera 的MAXII系列PLD，基于FPGA（LUT）結(jié)構(gòu)，集成配置芯片于PLD，在本質(zhì)上是一種在內(nèi)部集成了配置芯片的FPGA，但由于配置時(shí)間極短，上電就可以工作，所以對用戶來說，感覺不到配置過程，可以象傳統(tǒng)的PLD一樣使用，容量和傳統(tǒng)PLD類似，所以altera把它歸作PLD。v Lattice的XP系列FPGA

38、，同樣將外部配置芯片集成到內(nèi)部, 在使用方法上和PLD類似，但是容量大，性能和傳統(tǒng)FPGA相同，也是LUT架構(gòu)，所以Lattice仍把它歸為FPGA。其他其他結(jié)構(gòu)結(jié)構(gòu)類型的類型的FPGA和和PLDVHDLSJTU6666第2章 可編程邏輯器件基礎(chǔ)r 2.4 可編程邏輯器件的基本資源r 2.4.1 可編程功能單元v RAM查找表v 基于多路開關(guān)的功能單元v 固定功能單元r 2.4.2 可編程輸入輸出單元r 2.4.3 可編程布線資源v 長線 直線連線v 通用內(nèi)部連線v 開關(guān)矩陣v 可編程連接點(diǎn)r 2.4.4 片內(nèi)RAM（塊式、分布式）VHDLSJTU6767第2章 可編程邏輯器件基礎(chǔ)r 2.5

39、可編程邏輯器件的編程元件非易失v 熔絲型開關(guān) 一次編程v 反熔絲開關(guān) 一次編程 軍品v 浮柵編程元件 多次編程 EPROM EEPROM Flash Memory易失 多次編程v 基于SRAM編程元件VHDLSJTU6868每個(gè)編程互聯(lián)節(jié)點(diǎn)上有熔絲需要連接，保留熔絲若需斷開，則用比工作電流大得多的編程電流燒斷熔絲一次性編程熔絲占芯片面積較大基于熔絲（基于熔絲（FUSE）VHDLSJTU6969基于熔絲（基于熔絲（FUSE）VHDLSJTU7070antifusepolysiliconONOdielectricn+ antifusediffusion2l核心：介質(zhì)未編程時(shí)開關(guān)呈高阻（例如一對反向

40、串聯(lián)的肖特基二極管），當(dāng)編程電壓加在開關(guān)上將介質(zhì)擊穿后（使一個(gè)二極管永久性擊穿而短路），開關(guān)呈現(xiàn)導(dǎo)通狀態(tài)。熔絲：PROMPAL反熔絲：ActelFPGA基于反熔絲（基于反熔絲（ANTI-FUSE）VHDLSJTU71710 V25 V0 VDSRemoving programming voltage leaves charge trapped5 V22.5 V5 VDSProgramming results inhigher VT.20 V10 V 5 V20 VDSAvalanche injection浮柵晶體管編程：利用浮柵存儲電荷來保存數(shù)據(jù)非易失可重復(fù)擦除器件： GAL，CPLDEPRO

41、M 紫外線擦除基于浮柵晶體管編程基于浮柵晶體管編程VHDLSJTU7272 Control gateerasurep-substrateFloating gateThin tunneling oxiden1sourcen1drainprogrammingEEPROM電擦除 FlashROM 快速電擦除 FLASH EEPROMVHDLSJTU7373WLBLVDDM5M6M4M1M2M3BLQQConfig. ControlRead/Write. ControlData IOSRAM，靜態(tài)配置存儲器，易失元件， Xilinx FPGA每次加電必須重新配置， 方便在線重置基于SRAM編程VHDL

42、SJTU7474第2章 可編程邏輯器件基礎(chǔ)r 2.6 可編程邏輯器件的設(shè)計(jì)開發(fā)流程和開發(fā)工具r 2.6.1 設(shè)計(jì)流程VHDLSJTU7575設(shè)計(jì)流程設(shè)計(jì)流程 架構(gòu)設(shè)計(jì)r 產(chǎn)生設(shè)計(jì)文檔 非常重要非常重要v 器件設(shè)計(jì)目標(biāo)說明 與上層或整個(gè)系統(tǒng)關(guān)系描述v 器件外部接口v 器件結(jié)構(gòu)圖 structural diagramv 器件完整系統(tǒng)的工作方法，原理描述 operation algorithmv 其內(nèi)部各個(gè)子模塊結(jié)構(gòu)功能描述 I/O信號定義 結(jié)構(gòu) structural diagram 工作原理 功能或行為描述 operation algorithmv 與軟件接口定義VHDLSJTU7676r 設(shè)計(jì)輸

43、入v 原理圖 適合描述連接關(guān)系和接口關(guān)系，直觀，對表現(xiàn)層次結(jié)構(gòu)，模塊化結(jié)構(gòu)更為方便 要求設(shè)計(jì)工具提供必要元件庫或邏輯宏單元 設(shè)計(jì)可重用性可移植性差一些v HDL文本 邏輯描述能力強(qiáng) 描述接口連接關(guān)系不如圖形方式直觀 是基本，有效，通用的輸入方法一般的，PLD設(shè)計(jì)采用層次化設(shè)計(jì)方法，頂層設(shè)計(jì)描述器件總體功能，常使用圖形法；底層設(shè)計(jì)描述器件最基本的功能模塊，常用HDL描述。設(shè)計(jì)流程設(shè)計(jì)流程 設(shè)計(jì)輸入VHDLSJTU7777r 設(shè)計(jì)綜合：是將HDL描述與硬件結(jié)構(gòu)掛鉤，將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。有三種形式：v 行為綜合：從算法表示，行為描述轉(zhuǎn)換到寄存器傳輸級（RTL），即從行為描述轉(zhuǎn)換到結(jié)構(gòu)描述

44、v 邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（含觸發(fā)器）v 版圖綜合/結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示 v 綜合時(shí)要給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，綜合的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)的映射關(guān)系。顯然映射不是唯一的，為達(dá)到速度，面積，性能優(yōu)化，常需要對綜合加以約束，稱為綜合約束。設(shè)計(jì)流程設(shè)計(jì)流程 設(shè)計(jì)綜合VHDLSJTU7878設(shè)計(jì)流程設(shè)計(jì)流程 設(shè)計(jì)綜合要點(diǎn)FPGA/IC硬件結(jié)構(gòu)參數(shù)HDL描述的電路電路網(wǎng)表約束條件速度/面積/性能優(yōu)化綜合工具VHDLSJTU7979r 布局布線v 適配器：結(jié)構(gòu)綜合器，將由綜合器產(chǎn)生

45、的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件。適配所選定的目標(biāo)器件必須與綜合時(shí)指定的目標(biāo)器件相同。v EDA軟件中綜合器可由第三方EDA公司提供， 而適配器則需要由CPLD/FPGA供應(yīng)商提供。因?yàn)檫m配器適配對象直接與器件結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。v 適配后可利用適配所產(chǎn)生的仿真文件作精確時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件設(shè)計(jì)流程設(shè)計(jì)流程 布局布線 VHDLSJTU8080r 時(shí)序與功能仿真v 仿真：編程下載前利用EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，對電路進(jìn)行功能驗(yàn)證。v 功能仿真：不考慮信號延時(shí)等因素，也叫前仿真前仿真v 時(shí)序仿真：選擇了具體器件并完成了布局布線后進(jìn)行，包含定時(shí)關(guān)系，是接近

46、真實(shí)器件運(yùn)行特性的仿真，精度高。也叫后仿真后仿真v 不同器件內(nèi)部延時(shí)不一樣，不同布局布線會(huì)對延時(shí)造成很大影響，有必要作后仿真，以分析電路的情勢關(guān)系，估計(jì)設(shè)計(jì)的性能設(shè)計(jì)流程設(shè)計(jì)流程 時(shí)序與功能仿真VHDLSJTU8181r 編程下載和硬件測試v 下載：把適配后生成的下載或適配文件，通過編程器或編程電纜裝入FPGA/CPLD中。 將基于EEPROM等工藝的非易失結(jié)構(gòu)的CPLD器件的下載稱為編程編程（program） 基于SRAM工藝結(jié)構(gòu)的FPGA器件的下載成為配置配置（configure） 對于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載，以及對FPGA 的專用配置ROM的下載仍稱為編程。v 編程方

47、式 ISP 在系統(tǒng)編程 專用編程器 現(xiàn)在的編程器一般都支持在系統(tǒng)編程，設(shè)計(jì)數(shù)字系統(tǒng)和做PCB板時(shí)應(yīng)預(yù)留好器件的下載接口設(shè)計(jì)流程設(shè)計(jì)流程 編程下載和硬件測試VHDLSJTU8282第2章 可編程邏輯器件基礎(chǔ)r 2.6.2 CPLD/FPGA開發(fā)工具1、設(shè)計(jì)輸入編輯器原理圖ViewDrawOrcadCapture狀態(tài)圖波形圖HDL文本UltraEditAldecActiveHDL結(jié)合MentorHDLDesignerSeriesVHDLSJTU8383第2章 可編程邏輯器件基礎(chǔ)2、HDL 綜合器 FPGA綜合器Synopsys:FPGACompiler，DC-FPGASynplicity:SynplifyProMento