集成電路分析與設(shè)計

1、第一章集成電路的發(fā)展1. 何謂集成電路(integrated circuits)？ 集成電路:指通過一系列特定的加工工藝, 將晶體管,二極管等有源器件和電阻,電容,電感等無源器件,按照一定的電路互連,”集成”在一塊半導(dǎo)體晶片上,封裝在一個外殼內(nèi),執(zhí)行特定電路或系統(tǒng)功能的一種器件.2. 什么是摩爾定律(moores law)？它對集成電路的發(fā)展有什么作用？ 集成度：大約每三年翻兩番，特征尺寸：每六年縮小近一倍 事實上，摩爾定律并不是一個物理定律，而是一種預(yù)言，一張時間表。它鞭策半導(dǎo)體產(chǎn)業(yè)界不斷進步，并努力去實現(xiàn)它。 從根本上講，摩爾定律是一種產(chǎn)業(yè)自我激勵的機制，它讓人們無法抗拒，并努力追趕，誰跟

2、不上，誰就可能被殘酷地淘汰。摩爾定律已成為一盞照亮全球半導(dǎo)體產(chǎn)業(yè)前進方向的明燈。3. ic發(fā)展水平的指標(biāo)是什么？隨著ic工業(yè)的發(fā)展，這些指標(biāo)如何變化？集成規(guī)模(integration scale)和特征尺寸(feature size) 單個芯片上已經(jīng)可以制作含有幾百萬個晶體管的一個完整的數(shù)字系統(tǒng)或數(shù)?；旌系碾娮酉到y(tǒng)，集成電路的特征尺寸也已發(fā)展到深亞微米水平，0.18m工藝已經(jīng)走向規(guī)模化生產(chǎn).4. 什么是idm、fabless和foundry？理解他們之間的關(guān)系。 idm: 集成電路發(fā)展的前三十年中，設(shè)計、制造和封裝都是集中在半導(dǎo)體生產(chǎn)廠家內(nèi)進行的，稱之為一體化制造(idm，integrated

3、 device manufacturer)的集成電路實現(xiàn)模式。近十年以來，電路設(shè)計、工藝制造和封裝開始分立運行，這為發(fā)展無生產(chǎn)線（fabless）集成電路設(shè)計提供了條件，為微電子領(lǐng)域發(fā)展知識經(jīng)濟提供了條件。fabless: 1.設(shè)計公司擁有設(shè)計人才和設(shè)計技術(shù)，但不擁有生產(chǎn)線v2.芯片設(shè)計公司不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實現(xiàn)(代客戶加工，簡稱代工)v3.設(shè)計單位與代工單位以信息流和物流的渠道建立聯(lián)系foundry:foundry(代客戶加工)第二章pn結(jié)的形成 1.p型、n型半導(dǎo)體的形成及其能帶結(jié)構(gòu)圖（ef與摻雜的關(guān)系）在純凈的硅晶體中摻入三價元素（如硼），使之取代晶格中硅

4、原子的位置，此時自由電子和空穴濃度遠遠小于由于摻雜帶來的空穴濃度,因此自由電子的導(dǎo)電基本可以忽略,這樣的半導(dǎo)體叫做p型半導(dǎo)體。p型半導(dǎo)體即空穴濃度遠大于自由電子濃度的雜質(zhì)半導(dǎo)體隨著摻雜的進行,ef向上移動n型半導(dǎo)體即自由電子濃度遠大于空穴濃度的雜質(zhì)半導(dǎo)體隨著摻雜進行,費米能級向下移動 2.pn結(jié)的類型：突變結(jié)和漸變結(jié)（pn結(jié)電容）通過控制施主(donor)與受主(acceptor)濃度的辦法，形成分別以電子和空穴為主的兩種導(dǎo)電區(qū)域，其交界處即被稱為p-n結(jié).當(dāng)p區(qū)和n區(qū)的摻雜濃度大致均勻,在pn結(jié)處,p型摻雜濃度和n型摻雜濃度分別會有一個突然變化,這種pn結(jié)稱為突變結(jié)緩變pn結(jié)從p區(qū)到n區(qū)摻雜

5、濃度逐漸改變的pn結(jié)，如用固態(tài)擴散工藝制造的pn結(jié)。大多數(shù)緩變pn結(jié)數(shù)學(xué)上可作為線性緩變結(jié)處理。通常由擴散工藝制備的pn結(jié)為緩變pn結(jié)，但在淺擴散結(jié)或高反偏時它更接近于單邊突變pn結(jié)。 3.pn結(jié)的形成：在無外偏壓狀態(tài)下，efn和efp在同一直線上，并形成勢壘pn結(jié)二極管特性 *pn結(jié)在零偏、正偏和反偏情況下的耗盡層示意圖、能帶結(jié)構(gòu)圖及i-v特性 *零偏: *正偏：vd與ebuilt-in方向相反，耗盡層變窄（電容增大），勢壘減小，電流較大（vvbuilt-in后成指數(shù)增加） *反偏：vd與ebuilt-in方向相同，耗盡層變寬（電容減?。瑒輭驹黾?，電流很小（逐漸接近is，直至被擊穿） pn

6、結(jié)具有單向?qū)щ娦?在外加正向電壓下,電流成指數(shù)規(guī)律急劇增加,在反向電壓下,最多只有一個很小的反向電流流通.肖特基接觸與肖特基結(jié)二極管 schottkycontact：金屬和半導(dǎo)體接觸，最終ef在同一直線上（無偏壓），并在半導(dǎo)體一側(cè)形成耗盡層和勢壘 schottkydiode：金屬-半導(dǎo)體二極管，和pn結(jié)的i-v特性類似主要應(yīng)用：mesfet (metalsemiconductor fet)和hemt -通過改變柵極電壓調(diào)節(jié)肖特基勢壘來控制漏源電流 -柵極的尺寸對性能非常重要(柵長越短,器件速度越快)歐姆接觸(ohmiccontact)定義：接觸電阻具有雙向低歐姆電阻值導(dǎo)電特性，意味著不存在阻礙

7、載流子運動的勢壘金屬：efmefn重?fù)诫s半導(dǎo)體 (1) 選擇金屬與半導(dǎo)體材料,使其結(jié)區(qū)勢壘較低(2) 半導(dǎo)體材料高摻雜歐姆接觸通常通過對接觸區(qū)半導(dǎo)體的摻雜來實現(xiàn)bjt基本結(jié)構(gòu)npn晶體管和pnp晶體管三個電極e：發(fā)射極，高摻雜濃度(e b、c)b：基極，很?。ㄎ⒓{級）c：集電極，面積較大，導(dǎo)致不對稱結(jié)構(gòu)*兩個pn結(jié)：e-b為發(fā)射結(jié)；c-b為集電結(jié)。bjt的工作模式由兩個pn的偏置狀況決定1. 發(fā)射結(jié)(e-b)正偏，集電結(jié)(c-b)反偏放大工作狀態(tài)2. 發(fā)射結(jié)(e-b)正偏，集電結(jié)(c-b)正偏飽和工作狀態(tài)3. 發(fā)射結(jié)(e-b)反偏，集電結(jié)(c-b)反偏截止工作狀態(tài)4. 發(fā)射結(jié)(e-b)反偏，集

8、電結(jié)(c-b)正偏反向工作狀態(tài)1應(yīng)用于放大電路（模擬電路）；2和3應(yīng)用于脈沖和數(shù)字電路；4基本無實際應(yīng)用。 mosfet metal-oxide-semiconductor fet結(jié)構(gòu)四個端口：柵(gate)、源(source) 、漏(drain) 、襯底(substrate)mosfet的工作原理累積、耗盡、反型（取決于閾值電壓vt）增強型(enhancement mode)：vt0 for nmos耗盡型(depletion mode)：vt0 for nmos cmos電路全部都是采用增強型mos器件mosfet性能，即i-v特性截止區(qū)：vgs-vt0 ids=0;線性區(qū)：0vdsvgs

9、-vt ids=kn(vgs-vt)vds-vds2/2;飽和區(qū)：0vgs-vtvdsids=kn(vgs-vt)2/2跨導(dǎo)系數(shù)：kn=kn(w/l)=(nr0/tox)(w/l)本征導(dǎo)電因子項kn跨導(dǎo)：gm=dids/dvgsgm=knvds(線性區(qū))、或者kn(vgs-vt) (飽和區(qū)) kn為跨導(dǎo)系數(shù)第三章外延生長(epitaxy)在單晶襯底上生長一層新單晶的技術(shù) 目的：通過控制反應(yīng)氣流中的雜質(zhì)含量調(diào)節(jié)外延層的雜質(zhì)濃度以滿足不同需要，如與襯底形成理想pn突變結(jié)，調(diào)整擊穿電壓和串聯(lián)電阻等。常見的外延技術(shù)：cvd：sicl4+2h2si+4hcl （熱壁工藝）mocvd：ash3+ga(ch

10、3)3gaas+3ch4（反應(yīng)物為金屬有機化合物，冷壁工藝）mbe：超高真空下加熱物質(zhì)使其在襯底表面反應(yīng)，精度達到原子級且能精確控制摻雜濃度，但生長速度慢光刻(lithography)目的：把掩膜上的圖形映射到硅片上，多次光刻形成器件結(jié)構(gòu)。光刻步驟：1)涂光刻膠：正膠(感光部分被溶解)和負(fù)膠(感光部分沒溶解)2)曝光：光通過掩膜版，把掩膜版上的圖形映射到光刻膠上3)顯影和后烘4)刻蝕：去掉曝光、顯影后的光刻膠圖形以外的下層材料，保留覆蓋部分 雙極型ic基本工藝流程以npn bjt為例，包含8個步驟：1)襯底選擇：一般為p型硅襯底2)第一次光刻n+隱埋層擴散孔光刻：減少寄生的集電極串聯(lián)電阻3)

11、外延層沉積：需要考慮外延層的電阻率epi和厚度tepi。4) 第二次光刻p+隔離擴散孔光刻：反偏pn結(jié)隔離相鄰的元件5) 第三次光刻p型基區(qū)擴散孔光刻6) 第四次光刻n+發(fā)射區(qū)擴散孔光刻7) 第五次光刻引線接觸光刻8)第六次光刻金屬內(nèi)連線光刻 cmos ic基本制造工藝低功耗，集成度高，抗干擾能力強； 但速度低，驅(qū)動能力差。 bicmos=bjt+cmosv分類：p阱cmos工藝:以n型單晶硅為襯底n阱cmos 工藝雙阱cmos工藝v以雙阱cmos工藝為例，包含10個步驟：1) 襯底準(zhǔn)備：形成sio2薄層和si3n4層2) p阱：光刻定義p阱區(qū)域；刻蝕去除si3n4；硼離子注入3) p阱擴散；

12、p阱區(qū)域形成厚sio2層(阻擋隨后的磷離子在該區(qū)域注入)，p阱以外區(qū)域未被氧化4) n阱：去除光刻膠及si3n4；磷離子注入5) 場隔離區(qū)：生長薄氧化層和一層si3n4；光刻隔離區(qū)，場區(qū)離子注入6) 多晶硅柵(gate)：生長柵氧化層(高質(zhì)量)；沉積、光刻和刻蝕多晶硅柵7) nmos源漏區(qū)：p阱中nmos光刻(n阱被光刻膠覆蓋)；注入磷或砷離子并擴散，形成nmos的s、d8) pmos源漏區(qū)：n阱中pmos光刻(p阱被光刻膠覆蓋)；注入硼離子并擴散，形成pmos的s、d9) 接觸孔：沉積、光刻和刻蝕sio210) 金屬層：沉積、光刻和刻蝕金屬層v自對準(zhǔn)工藝:利用單個mask形成不同區(qū)域的多層結(jié)

13、構(gòu)nmos和pmos里源漏區(qū)(source/drain)的形成 第四章版圖(layout)設(shè)計規(guī)則: 幾何特征和圖形幾何尺寸的規(guī)定：版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則:版圖幾何設(shè)計規(guī)則可看作是對光刻掩模版制備要求。 設(shè)計規(guī)則與性能和成品率之間的關(guān)系：一般來講，設(shè)計規(guī)則反映了性能和成品率之間可能的最好的折衷。 規(guī)則越保守，能工作的電路就越多(即成品率越高)。 規(guī)則越富有進取性，則電路性能改進的可能性也越大，這種改進可能是以犧牲成品率為代價的。掩膜制備和芯片制造中強制性要求的基本圖形單元：對準(zhǔn)標(biāo)志、劃片間距及壓焊點尺寸等設(shè)計所用的電參數(shù)范圍：電學(xué)設(shè)計規(guī)則幾何設(shè)計規(guī)則:描述方法：微米規(guī)則和規(guī)則(實驗用

14、到的)。微米(micron)規(guī)則：以微米為分辨單位；p規(guī)則：以特征尺寸為基準(zhǔn)。工藝層(layer):n阱、p+/n+有源區(qū)、多晶硅(poly)、接觸孔(contact)、金屬(metal)幾何設(shè)計規(guī)則:最小寬度指封閉幾何圖形的內(nèi)邊之間的距離間距指各幾何圖形外邊界之間的距離n阱：1.1-1.4；有源區(qū)：2.1-2.1；多晶硅層：3.1-3.5；接觸層：4.1-4.7；金屬層：5.1-5.2 焊盤層:6.1-6.4:mosfet版圖設(shè)計晶體管尺寸：w和l第五章集成電阻v方塊電阻:電阻r = l/(hw)-r|l=w=/h =r為方塊電阻。方塊電阻僅與和h有關(guān)，與l和w（即方塊大?。o關(guān)。利用方塊電

15、阻值r，電阻r=(l/w)，即r為l/w個方塊電阻。v有源電阻:nmos的g和d短接，始終工作在飽和區(qū)(vgs-vt=vds-vt vds)直流電阻：ron=vds/ids=2v/kn(v-vtn)2交流電阻：rds=dvds/dids=dvgs/dids=1/gm=1/kn(v-vtn)電流方向lwh集成電容v*平板電容電容值：c=r0lw/d單位面積電容：c=r0/dv*pn結(jié)電容勢壘電容：cj= cj0(1-vd/v0)-m；v0為pn結(jié)內(nèi)建勢壘電壓，vd為pn結(jié)兩端偏壓值，cj0為零偏壓勢壘電容，m為梯度因子（突變結(jié)為1/2）。 *mos電容柵極與襯底之間的電容cgb取決于vgb作用下

16、半導(dǎo)體表面的3種狀態(tài)：積累、耗盡和反型積累區(qū)：vg0，半導(dǎo)體表面為空穴(多子)cgb=cox(以sio2為介質(zhì))柵極的負(fù)電荷把空穴吸引到硅的表面，致使表面處于積累區(qū)耗盡區(qū)：0vg0時，柵極上的正電荷排斥了si中的空穴，在柵極下面的si表面上，形成了一個耗盡區(qū)。反型區(qū)：vgvt，半導(dǎo)體表面為電子(少子)高頻cgb=ccdep/(c+cdep) 低頻cgb=coxqmosfet及其spice模型v溝道長度調(diào)制效應(yīng)v襯底調(diào)制效應(yīng)（或體效應(yīng)）第六章spice程序數(shù)據(jù)和指令輸入所使用的語句主要分為電路描述語句、特性分析語句和特性控制語句三大類。電路描述語句:輸入描述語句的規(guī)定記清楚：名稱(第一個字符)、

17、節(jié)點編號(正整數(shù)和字符串)、參數(shù)值(比例因子)。元件描述語句無源：電阻、電容半導(dǎo)體元器件：二極管、bjt、mosfet電源：直流、瞬態(tài)脈沖其他：模型、子電路、文件 電路特性分析語句1.直流掃描分析：.dc srcnam vstart vstop vincr srcnam是用于掃描的獨立電壓源或電流源vstart是掃描電壓(或電流)的起始值vstop是掃描電壓(或電流)的結(jié)束值vincr則是增量值2.瞬態(tài)特性分析.tran tstep tstop tstart tstep是數(shù)據(jù)輸出的時間增量tstop是分析結(jié)束時間tstart是數(shù)據(jù)輸出的開始時間，默認(rèn)是0。瞬態(tài)分析總是從0開始，但從0到tsta

18、rt的結(jié)果不輸出，這樣可以去除波形中起始段的不規(guī)則部分tmax是最大運算步長，默認(rèn)值是tstep和(tstop-tstart)50兩者中的較小者。若定義了uic，則在瞬態(tài)分析開始時，使用各元件行中定義的ic值作為初始瞬態(tài)條件進行分析電路控制語句輸出控制.print prttype outvar1 prttype是分析類型，可以是dc、ac、tran、noise及disto之一voutvarloutvar8為輸出變量第七章運放設(shè)計：電流鏡、差分放大器mos電流鏡基本電流鏡: 2個對稱的mos管結(jié)構(gòu)：iout/iref=(w/l)2/(w/l)1 比例電流鏡：電流比為m2、m1晶體管的寬長比之比實

19、際情況中電流比易受到溝道長度調(diào)制效應(yīng)及輸出端負(fù)載的影響而不恒定。威爾遜電流鏡:在2個對稱的mos管基礎(chǔ)上加一個mos管在負(fù)載端，形成負(fù)反饋提高輸出阻抗改進型的威爾遜電流鏡:4個mos形成對稱結(jié)構(gòu)iout/iref=(w/l)2/(w/l)1；(w/l)3/(w/l)4=(w/l)2/(w/l)1 此時vgs3=vgs4mos差分放大電路放大差模信號、抑制共模信號（運放的輸入級）差模信號：共模信號：mos差分放大電路負(fù)載形式4種負(fù)載形式：e-nmos、d-nmos、pmos恒流源、電流鏡采用前三種負(fù)載的mos差分放大器： 雙端輸出的差模增益等于單邊放大器的電壓增益；當(dāng)輸出為單端時，增益減半。所以，信號電壓單端輸出，放大器的電壓增益會受到損失。電流鏡負(fù)載：單端輸出時無增益損失 第八章只要外部信號或者vdd和vss能夠提供大于維持電流ih的輸出,即使外界信號消失,在pnpn四