邏輯代數(shù)基礎(chǔ)及邏輯門

1、31第2章 邏輯代數(shù)基礎(chǔ)及邏輯門第2章 邏輯代數(shù)基礎(chǔ)及邏輯門教學(xué)目標(biāo)l 理解邏輯、邏輯狀態(tài)、邏輯變量、邏輯代數(shù)、邏輯表達(dá)式的基本概念l 熟悉基本邏輯門和復(fù)合邏輯門邏輯符號(hào)；邏輯代數(shù)的基本定律和運(yùn)算規(guī)則l 熟練掌握邏輯函數(shù)的代數(shù)化簡和卡諾圖化簡方法l 熟悉集成芯片的引腳排列、邏輯符號(hào)及功能表；各種門電路的功能測(cè)試方法l 掌握 TTL門電路的幾種特殊類型本章以邏輯代數(shù)為基礎(chǔ)，從實(shí)際使用的角度出發(fā)，以三種基本的邏輯門為分析對(duì)象，培養(yǎng)學(xué)生查閱相關(guān)資料，會(huì)讀TTL、CMOS集成電路的型號(hào)，掌握集成電路的引腳功能，從而為學(xué)習(xí)邏輯電路的測(cè)試與制作方法奠定基礎(chǔ)。2.1 幾個(gè)基本概念2.1.1 邏輯所謂邏輯，是

2、指事物的前因和后果所遵循的規(guī)律。例如，說某位老師講課的邏輯性很強(qiáng)，就是指這位老師把問題的前因和后果講得清楚、嚴(yán)謹(jǐn)。在日常生活和科學(xué)實(shí)踐中大量存在著完全對(duì)立又相互依存的兩個(gè)邏輯狀態(tài)，如事物的“真”和“假” ；開關(guān)的“通”和“斷”；電位的“高”和“低”；脈沖的“有”和“無”；燈的“亮”和“滅”等等，它們通常用邏輯“真”（true）和邏輯“假”（false）兩個(gè)對(duì)立統(tǒng)一的邏輯值來表示，當(dāng)其中一個(gè)邏輯狀態(tài)為邏輯“真”時(shí)，另一個(gè)就規(guī)定為邏輯“假”，為簡化起見，邏輯“真”通常用邏輯“1”來表示；邏輯“假”通常用邏輯“0”表示。這里的邏輯“1”和邏輯“0”與二進(jìn)制數(shù)“1”和“0”是完全不同的概念，它們不表示

3、數(shù)量的大小，只代表邏輯狀態(tài)。2.1.2 邏輯電路描述一個(gè)邏輯問題，要交待問題產(chǎn)生的條件及結(jié)果，表示條件的邏輯變量就是輸入變量，表示結(jié)果的邏輯變量就是輸出變量。用邏輯表達(dá)式來描述輸入和輸出變量之間的關(guān)系，這種邏輯表達(dá)式稱作邏輯函數(shù)。邏輯代數(shù)（又稱布爾代數(shù)）是研究數(shù)字電路的一個(gè)數(shù)學(xué)工具，它研究數(shù)字電路的輸出量和輸入量之間的因果關(guān)系，因此，數(shù)字電路又可稱為邏輯電路。邏輯電路就是能實(shí)現(xiàn)邏輯關(guān)系的電路。2.2 基本邏輯關(guān)系2.2.1 邏輯代數(shù)的三種運(yùn)算邏輯代數(shù)是描述事物邏輯關(guān)系的一種數(shù)學(xué)方法，在邏輯代數(shù)中的變量稱為邏輯變量，它用字母A,B,C, ,X,Y,Z等來表示。邏輯變量取值只有0和1，而且0和1是

4、表示兩種相互對(duì)立的邏輯狀態(tài)。邏輯代數(shù)有三種基本運(yùn)算：“與”運(yùn)算、“或”運(yùn)算和“非”運(yùn)算。1. “與”運(yùn)算 “與”邏輯電路模型如圖2.1所示，只有當(dāng)A、B兩個(gè)串聯(lián)開關(guān)全部閉合時(shí)，燈泡Y才會(huì)亮；相反地，只要A、B一個(gè)斷開或者全部斷開，燈泡就會(huì)熄滅。圖2.1 “與”邏輯電路模型如果用1表示燈亮和開關(guān)閉合，用0表示燈滅和開關(guān)斷開，就可得到如表2.1所示 “與”邏輯的真值表。表2.1 “與”邏輯真值表A B Y0 0 00 1 01 0 01 1 1由此可知， “與”運(yùn)算是指只有當(dāng)決定事物結(jié)果的所有條件全部具備時(shí)，結(jié)果才會(huì)發(fā)生。 “與”邏輯符號(hào)如圖2.2所示。圖2.2 “與”邏輯符號(hào) “與”運(yùn)算（也稱邏

5、輯乘）的邏輯函數(shù)表達(dá)式為：Y=AB (“”號(hào)也可省略)2. “或”運(yùn)算 “或”邏輯電路模型如圖2.3所示，只要A、B兩個(gè)并聯(lián)開關(guān)有一個(gè)閉合時(shí)，燈泡Y就會(huì)亮；相反地，當(dāng)A、B兩個(gè)開關(guān)均斷開時(shí)，燈泡Y就會(huì)滅。圖2.3 “或”邏輯電路模型如果用1表示燈亮和開關(guān)閉合，用0表示燈滅和開關(guān)斷開，就可得到如表2.2所 “或”邏輯的真值表。表2.2 “或”邏輯真值表A B Y0 0 00 1 11 0 11 1 1由表2.2可知， “或”運(yùn)算是指當(dāng)決定事物結(jié)果的幾個(gè)條件中，只要有一個(gè)或一個(gè)以上條件得到滿足，結(jié)果就會(huì)發(fā)生，這種邏輯關(guān)系稱為 “或”邏輯。 “或”邏輯符號(hào)如圖2.4所示。圖2.4 “或”邏輯符號(hào) “

6、或”運(yùn)算的邏輯函數(shù)表達(dá)式為：3. “非”運(yùn)算 “非”邏輯電路模型如圖2.5所示，圖中A開關(guān)斷開，燈就亮；相反地，A開關(guān)閉合，燈就會(huì)滅。圖2.5 “非”邏輯電路模型如果用1來表示燈亮和開關(guān)閉合，用0表示燈滅和開關(guān)斷開，則可得到如表2.3所示 “非”邏輯的真值表。表2.3 “非”邏輯真值表A Y0 11 0由表2.3可知， “非”運(yùn)算是指在事件中，結(jié)果總是和條件呈相反狀態(tài)，這種邏輯關(guān)系稱為 “非”邏輯。 “非”邏輯符號(hào)如圖2.6所示。圖2.6 “非”邏輯符號(hào) “非”運(yùn)算的邏輯函數(shù)表達(dá)式為：2.2.2 邏輯門電路能夠反映出輸出（結(jié)果）和輸入（條件）邏輯關(guān)系的電路稱為邏輯門電路。基本的邏輯門電路有 “

7、與”門、 “或”門和 “非”門。在邏輯電路中，通常用電平的高、低來控制門電路。若用1代表高電平、0代表低電平，為正邏輯；若用1代表低電平、0代表高電平，則稱為負(fù)邏輯。本書在無特殊說明的情況下都采用了正邏輯。各種邏輯門均可用半導(dǎo)體器件（如二極管、三極管和場效應(yīng)管等）來實(shí)現(xiàn)。1. “與”門在邏輯電路中，能實(shí)現(xiàn) “與”邏輯運(yùn)算的電路稱為 “與”門。圖2.7所示是具有兩個(gè)輸入端的二極管 “與”門電路。 +UCC R A Y B圖2.7 二極管 “與”門電路從圖2.7可知，當(dāng)輸入端A、B都處于高電平時(shí)（3V），兩個(gè)二極管均導(dǎo)通，Y端輸出高電平（理想情況下為3V）；當(dāng)輸入端A、B有1個(gè)或全為低電平時(shí)（0V

8、），與輸入為低電平連接的二極管導(dǎo)通，輸出Y被鉗位為低電平（理想情況下為0V）。從分析可知，輸入端全為高電平時(shí)，輸出也為高電平，即“全1為1”；輸入端有低電平時(shí)，輸出為低電平，即“有0為0”，滿足 “與”邏輯的關(guān)系。在 “與”門電路中，若輸入不同邏輯變量時(shí)可繪出 “與”門電路波形圖如圖2.8所示。圖2.8 “與”門波形圖TTL “與”門的集成芯片74LS08的引腳排列圖如圖2.9所示。圖2.9 74LS08引腳排列圖由圖2.9可知，74LS08共有14個(gè)引腳，其內(nèi)包含有4個(gè)2輸入的 “與”門，輸入1A、1B，輸出1Y構(gòu)成一個(gè) “與”門；輸入2A、2B，輸出2Y構(gòu)成一個(gè) “與”門；其余類推；7引腳

9、接地；14引腳接電源（+5V）正極。2. “或”門在邏輯電路中，能實(shí)現(xiàn) “或”邏輯運(yùn)算的電路稱為 “或”門。圖2.10所示是具有兩個(gè)輸入端的二極管 “或”門電路。 +UCC R A B Y圖2.10 二極管 “或”門電路分析方法和 “與”門的相類似，從圖2.10電路可知，輸入端只要有1個(gè)處于高電平，則輸出為高電平，即“有1為1”；當(dāng)輸入全為低電平時(shí)，輸出為低電平，即“全0為0”。 滿足 “或”邏輯的關(guān)系。在 “或”門電路中，若輸入不同邏輯變量時(shí)可繪出 “或”門電路波形圖如圖2.11所示。圖2.11 “或”門波形圖TTL “或”門的集成芯片為74LS32的引腳排列圖如圖2.12所示。圖2.12

10、74LS08引腳排列圖由圖2.12可知，74LS32共有14個(gè)引腳，其內(nèi)包含有4個(gè)2輸入的 “或”門，輸入1A、1B，輸出1Y構(gòu)成一個(gè) “或”門；輸入2A、2B，輸出2Y構(gòu)成一個(gè) “或”門；其余類推，7引腳接地；14引腳接電源（+5V）正極。3. “非”門在邏輯電路中，能實(shí)現(xiàn) “非”邏輯運(yùn)算的電路稱為 “非”門。圖2.13所示是晶體三極管 “非”門電路。圖2.13 晶體三極管 “非”門電路從圖2.13電路可知，輸入端A如果處于高電平，因晶體管處于飽和狀態(tài)，則輸出為低電平，即“入1出0”；當(dāng)輸入為低電平時(shí)，因晶體管處于截止?fàn)顟B(tài)，則輸出為高電平，即“入0為1”。 滿足 “非”邏輯的關(guān)系。在 “非”

11、門電路中，若輸入不同邏輯變量時(shí)可繪出 “非”門電路波形圖如圖2.14所示。圖2.14 “非”門波形圖TTL “非”門的集成芯片為74LS04的引腳排列圖如圖2.15所示。圖2.15 74LS04引腳排列圖由圖2.15可知，74LS04共有14個(gè)引腳，其內(nèi)包含有6個(gè) “非”門，輸入1A，輸出1Y構(gòu)成一個(gè) “非”門；輸入2A，輸出2Y構(gòu)成一個(gè) “非”門，其余類推；7引腳接地；14引腳接電源（+5V）正極。2.3 復(fù)合邏輯運(yùn)算2.3.1 幾種常見的復(fù)合邏輯運(yùn)算由三種最基本的邏輯運(yùn)算 “與”、 “或”、 “非”組合而成的邏輯運(yùn)算，稱為復(fù)合邏輯運(yùn)算。常見的復(fù)合邏輯運(yùn)算有： “與非”運(yùn)算、“或非”運(yùn)算、與

12、“或非”運(yùn)算、 “異或”運(yùn)算和“同或”運(yùn)算等。1. “與非”運(yùn)算“與非”邏輯函數(shù)表達(dá)式為：“與非”邏輯的真值表如表2.4所示。表2.4 “與非”邏輯真值表A B Y0 0 10 1 11 0 11 1 0由表2.4可知，“與非”邏輯關(guān)系為：“有0出1，全1出0”。也可以推廣到多輸入變量的一般形式： ?！芭c非”邏輯的邏輯符號(hào)圖如圖2.16所示。 圖2.16 “與非”邏輯符號(hào)TTL“與非”門集成芯片主要有74LS00和74LS20兩種。其引腳排列圖如圖2.17所示。（a）74LS00芯片 (b)74LS20芯片圖2.17 引腳排列圖由圖2.17(a)可知，74LS00 共有14個(gè)引腳，其內(nèi)包含有4

13、個(gè)2輸入的 “與非”門，輸入1A、1B，輸出1Y構(gòu)成一個(gè) “與非”門；輸入2A、2B，輸出2Y構(gòu)成一個(gè) “與非”門，其余類推；7引腳接地；14引腳接電源（+5V）正極。由圖2.17 (b)可知，74LS20 共有14個(gè)引腳，其內(nèi)包含有2個(gè)4輸入的 “與非”門，輸入1A、1B、1C和1D，輸出1Y構(gòu)成一個(gè) “與非”門；輸入2A、2B、2C和2D，輸出2Y構(gòu)成另一個(gè) “與非”門；7引腳接地；14引腳接電源（+5V）正極；剩余的3和10引腳為空引腳。2. “或非”運(yùn)算“或非”邏輯函數(shù)表達(dá)式為：，“或非”邏輯關(guān)系的真值表如表2.5所示。表2.5 “或非”邏輯真值表A B Y0 0 10 1 01 0

14、01 1 0由表2.5可知，“或非”邏輯關(guān)系為：“有1出0，全0出1”。 也可以推廣到多輸入變量的一般形式： ?！盎蚍恰边壿嫷倪壿嫹?hào)如圖2.18所示。圖2.18 “或非”邏輯符號(hào)常用的TTL“或非”門74LS02為4個(gè)2輸入集成芯片，它的引腳如圖2.19所示。圖2.19 74LS02引腳排列圖3. “同或”運(yùn)算“同或”邏輯函數(shù)表達(dá)式為：Y=AB=“同或”邏輯關(guān)系的真值表如表2.6所示。表2.6 “同或”邏輯真值表A B Y0 0 10 1 01 0 01 1 1由表2.555可知， “同或”的邏輯關(guān)系為：“同為1，異為0”。 也可推廣到多輸入變量的一般形式：Y=ABCD。當(dāng)輸入變量中有奇數(shù)個(gè)

15、0時(shí)，結(jié)果為0，否則結(jié)果為1。邏輯關(guān)系為：“奇0出0，偶0出1”?！巴颉边壿嫷倪壿嫹?hào)如圖2.20所示。圖2.20 “同或”邏輯符號(hào)4. “異或”運(yùn)算“異或”邏輯函數(shù)表達(dá)式為：“異或”邏輯關(guān)系的真值表如表2.7所示。表2.7 “異或”邏輯真值表A B Y0 0 00 1 11 0 11 1 0由表2.7可知， “異或”的邏輯關(guān)系為：“異為1，同為0”。 也可推廣到多輸入變量的一般形式：。當(dāng)輸入變量中有奇數(shù)個(gè)0時(shí)，結(jié)果為1，否則結(jié)果為0。邏輯關(guān)系為：“奇0出1，偶0出0”?！爱惢颉边壿嫷倪壿嫹?hào)如圖2.21所示。圖2.21 “異或”邏輯符號(hào)TTL “異或”門的集成芯片為74LS86。其引腳排列

16、圖如圖2.22所示。圖2.22 74LS86引腳排列圖由圖2.22可知，74LS86共有14個(gè)引腳，其內(nèi)包含有4個(gè)2輸入的 “異或”門，輸入1A、1B，輸出1Y構(gòu)成一個(gè) “異或”門；輸入2A、2B，輸出2Y構(gòu)成一個(gè) “異或”門，其余類推；7引腳接地；14引腳接電源（+5V）正極。表2.8所示為幾種常見的復(fù)合邏輯運(yùn)算。表2.8 常見的復(fù)合邏輯運(yùn)算表2.3.2 邏輯函數(shù)的表示方法對(duì)于一個(gè)邏輯電路可以用邏輯函數(shù)表達(dá)式、邏輯真值表、邏輯圖、波形圖、卡諾圖等方法來表示，同時(shí)這些表示方法之間還可以相互轉(zhuǎn)換。1. 邏輯函數(shù)表達(dá)式用邏輯運(yùn)算表示邏輯變量關(guān)系的代數(shù)式，稱為邏輯函數(shù)表達(dá)式。例如，等。每一個(gè)邏輯函數(shù)

17、表達(dá)式都可以寫成標(biāo)準(zhǔn)與 “或”式，即最小項(xiàng)表達(dá)式。每個(gè)輸入變量以原變量或反變量的形式必須且只出現(xiàn)一次的乘積項(xiàng)，稱為該邏輯函數(shù)的一個(gè)最小項(xiàng)。n個(gè)變量有個(gè)最小項(xiàng)。為了表達(dá)和書寫的方便，最小項(xiàng)通常用來表示，小標(biāo)i為最小項(xiàng)編號(hào)。3個(gè)輸入變量的最小項(xiàng)編號(hào)如表2.9所示。表2.9 三變量的最小項(xiàng)編號(hào)最小項(xiàng)變量取值A(chǔ) B C編號(hào)0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 【例2-1】將邏輯函數(shù)寫成最小項(xiàng)表達(dá)式。解：2. 邏輯真值表用來描述邏輯函數(shù)各輸入變量和輸出之間邏輯關(guān)系的表格，稱為邏輯真值表?！纠?-2】已知函數(shù)的邏輯表達(dá)式為：，試列出相應(yīng)的真值表。解

18、：1）根據(jù)輸入變量的個(gè)數(shù)（n）來確定輸入取值組合（）；2）將輸入的取值代入邏輯函數(shù)，求出對(duì)應(yīng)的輸出值；3）填寫如表2.10所示真值表。表2.10 【例2-2】的真值表輸 入A B C輸 出 Y0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 01 1 0 11 1 1 0 1 1 1 1 13. 邏輯圖所謂邏輯圖，是指用邏輯符號(hào)連接所構(gòu)成的圖形。例如的邏輯圖如圖2.23所示。圖2.23 邏輯圖4. 波形圖所謂波形圖，是指根據(jù)不同輸入邏輯變量所畫出對(duì)應(yīng)輸出的一系列波形。如前面所講述的 “與”、 “或”、 “非”門波形圖。5. 卡諾圖美國工程師卡諾（Karnaugh）率先提出

19、來把輸入變量的各種取值組合所對(duì)應(yīng)的輸出函數(shù)值填入特殊的方格圖中，即得到該邏輯函數(shù)的卡諾圖。它是按照邏輯相鄰（兩個(gè)最小項(xiàng)只有一個(gè)變量不同，其余變量均相同）的最小項(xiàng)在幾何位置上也相鄰（上下或左右）的原則而排列的方格圖。n個(gè)變量有個(gè)小方格。二、三、四變量的卡諾圖的一般形式分別如圖2.24所示（a）、(b)、(c)所示。 （a）二變量 (b)三變量 （c）四變量圖2.24 卡諾圖2.3.3 邏輯函數(shù)表示方法間的相互轉(zhuǎn)換邏輯函數(shù)的5種表示方法之間有著密切的聯(lián)系，均可進(jìn)行互換。1. 由邏輯函數(shù)表達(dá)式畫出卡諾圖具體方法如下：（1）將邏輯函數(shù)表達(dá)式寫成標(biāo)準(zhǔn) “與或”式；（2）表達(dá)式中出現(xiàn)的最小項(xiàng)在對(duì)應(yīng)的卡諾圖

20、方格內(nèi)填“1”；否則填“0”（或不填）?！纠?-3】將邏輯函數(shù)用卡諾圖表示。解： 畫卡諾圖如圖2.25所示。圖2.25 【例2-3】的卡諾圖2. 由邏輯真值表寫出邏輯函數(shù)表達(dá)式具體方法如下：（1）找到輸出Y=1的各行；（2）將對(duì)應(yīng)每行的輸入變量寫成與項(xiàng)（“1”用原變量，“0”用反變量表示）；（3）將各與項(xiàng)相 “或”?！纠?-4】試將2.26所示的真值表：（1）寫出邏輯函數(shù)表達(dá)式；（2）畫出卡諾圖。圖2.26 【例2-4】的真值表輸 入A B C輸 出Y0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 00 1 0 11 1 1 0 0 1 1 1 0解：（1）根據(jù)邏輯真值

21、表可寫出邏輯函數(shù)表達(dá)式為： （2）根據(jù)邏輯真值表畫出卡諾圖如圖2.27所示。圖2.27 【例2-4】的卡諾圖2.3.4 課題與實(shí)訓(xùn)1 “與非”門邏輯功能驗(yàn)證1. 實(shí)訓(xùn)任務(wù)驗(yàn)證 “與非”門的邏輯功能。2. 實(shí)訓(xùn)要求1）熟悉74LS00各引腳功能；2）按照測(cè)試要求完成測(cè)試內(nèi)容。3. 實(shí)訓(xùn)設(shè)備及元器件1）數(shù)字電子技術(shù)學(xué)習(xí)機(jī) 2）數(shù)字萬用表 3）74LS00（1個(gè)）4. 測(cè)試內(nèi)容1）測(cè)試電路測(cè)試電路如圖2.28所示。圖2.28 “與非”門測(cè)試電路圖2）測(cè)試步驟(1)按照測(cè)試的電路圖連接測(cè)試電路；(2)將集成電路74LS00的電源和接地引腳進(jìn)行正確處理；(3)將輸出Y接指示燈；(4)仔細(xì)檢查連接電路，確

22、認(rèn)無誤后接通電源；(5)根據(jù)測(cè)試結(jié)果填寫 “與”門的邏輯功能表，如表2.11所示。表2.11 “與非”門邏輯功能表A B Y0 00 11 01 15. 測(cè)試結(jié)論1)按照測(cè)試的內(nèi)容撰寫實(shí)訓(xùn)報(bào)告；2)寫出自己在測(cè)試過程中的疑難點(diǎn)，并說明自己是如何處理的。2.3.5 課題與實(shí)訓(xùn)2 與“或非”門邏輯功能驗(yàn)證1. 實(shí)訓(xùn)任務(wù)驗(yàn)證與“或非”門的邏輯功能。2. 實(shí)訓(xùn)要求1）熟悉74LS08、74LS32及74LS04各引腳功能；2）按照測(cè)試要求完成測(cè)試內(nèi)容。3. 實(shí)訓(xùn)設(shè)備及元器件1）數(shù)字電子技術(shù)學(xué)習(xí)機(jī) 2）數(shù)字萬用表 3）74LS08（1個(gè)）4）74LS32（1個(gè)）5）74LS04（1個(gè)）4. 測(cè)試內(nèi)容1）

23、測(cè)試電路測(cè)試電路如圖2.29所示。圖2.29 與“或非”門測(cè)試電路圖2）測(cè)試步驟(1)按照測(cè)試的電路圖連接測(cè)試電路；(2)將集成電路74LS08、74LS32及74LS04的電源和接地引腳進(jìn)行正確處理；(3)將輸出Y接指示燈；(4)仔細(xì)檢查連接電路，確認(rèn)無誤后接通電源；(5)根據(jù)測(cè)試結(jié)果填寫 “與”門的邏輯功能表，如表2.12所示。表2.12 與“或非”門邏輯功能表輸 入A B C D輸 出Y0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 11 0 0 0 1 0 0 1 1 0 1 01 0 1 11 1 0 0 1

24、 1 0 1 1 1 1 01 1 1 15. 測(cè)試結(jié)論1)按照測(cè)試的內(nèi)容撰寫實(shí)訓(xùn)報(bào)告；2)寫出自己在測(cè)試過程中的疑難點(diǎn)，并說明自己是如何處理的。2.4 邏輯代數(shù)的基本定律和運(yùn)算規(guī)則2.4.1 基本定律邏輯代數(shù)根據(jù)三種基本的“與”、“或”和“非”運(yùn)算可以推導(dǎo)出邏輯代數(shù)的基本定律和運(yùn)算規(guī)則，如表2.13所示。這些定律可以通過真值表來進(jìn)行證明。表2.13 邏輯代數(shù)的基本定律定律名稱邏輯 “與”邏輯 “或” 01律 交換律 結(jié)合律 分配律 互補(bǔ)律 重疊律 還原律 反演律 吸收律【例2-5】用真值表證明摩根定律。證明：列出如表2.14所示的真值表。表2.14 【例2-5】的真值表A B0 0110 1

25、111 0111 100從表2.14可知，等式的左邊和右邊在變量A、B的不同取值下結(jié)果完全相同，可以證明摩根定律成立。2.4.2 基本定則1. 代入規(guī)則代入規(guī)則是指在任何一個(gè)邏輯等式中，如果將等式兩邊的同一變量（比如A）都用一個(gè)函數(shù)Y代替，則等式仍然成立。例如，在等式中，若用Y=BC來代替等式中的B，根據(jù)摩根定律有：左邊=右邊=，顯然，等式仍然成立。2. 反演規(guī)則反演規(guī)則是指對(duì)于一個(gè)邏輯函數(shù)Y，如果將函數(shù)中所有“ ”換成“+”，“+”換成“ ”；“0”換成“1”，“1”換成“0”；原變量換成反變量，反變量換成原變量，則所得到的邏輯函數(shù)表達(dá)式就是邏輯函數(shù)Y的反函數(shù)，寫作“”。注意:運(yùn)算的先后順序

26、為，先括號(hào)內(nèi)，然后按先 “與”再 “或”的順序變換，而且兩個(gè)及兩個(gè)以上變量的 “非”號(hào)應(yīng)保持不變。例如，若已知函數(shù)，求出其反函數(shù)為：3. 對(duì)偶規(guī)則對(duì)偶規(guī)則是指對(duì)于一個(gè)邏輯表達(dá)式Y(jié)，如果將函數(shù)Y中的“ ”換成“+”，“+”換成“ ”， “0”換成“1”，“1”換成“0”，就可得到函數(shù)Y的對(duì)偶函數(shù)，寫作“”。例如，已知函數(shù)，求出函數(shù)Y的對(duì)偶式為：2.5 邏輯函數(shù)的化簡通過一定的方法將邏輯函數(shù)表達(dá)式進(jìn)行化簡，化簡后的表達(dá)式所構(gòu)成的邏輯電路，不僅可節(jié)省電路中的元器件，降低成本，還能提高工作電路的可靠性。邏輯函數(shù)常用的化簡方法有代數(shù)化簡法和卡諾圖化簡法。化簡時(shí)必須將邏輯函數(shù)表達(dá)式化為最簡式，即邏輯函數(shù)中

27、的乘積項(xiàng)最少，且每個(gè)乘積項(xiàng)中的變量個(gè)數(shù)為最少。2.5.1 代數(shù)化簡法1. 并項(xiàng)法利用公式，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。例如：2. 吸收法利用公式，吸收多余項(xiàng)。例如：3. 消去法利用公式，消去多余因子。例如： 4. 配項(xiàng)法利用公式，增加必要的因子，然后再同其它項(xiàng)的因子進(jìn)行化簡。例如： 解題時(shí)沒有特定的模式，而是綜合運(yùn)用上述方法進(jìn)行化簡，才能得到最簡結(jié)果。【例2-6】化簡函數(shù)。解： 2.5.2 卡諾圖化簡法采用公式化簡法化簡邏輯函數(shù)時(shí)，不僅要求熟練掌握邏輯代數(shù)的基本定律和規(guī)則，而且還需要有一定的經(jīng)驗(yàn)和技巧，即便如此往往也很難確定是否為最簡的化簡結(jié)果。由此提出了卡諾圖化簡法，它能較為方便地得到

28、邏輯函數(shù)的最簡 “與或”式。1.卡諾圖化簡方法邏輯函數(shù)卡諾圖化簡法是依據(jù)公式，將兩個(gè)最小項(xiàng)合并從而消去形式上不同的變量。具體方法為：（1）畫出邏輯函數(shù)的卡諾圖。（2）畫卡諾圈。即圈“1”，將滿足個(gè)相鄰項(xiàng)為“1”的方格圈起來；卡諾圈必須盡可能的大；卡諾圈的個(gè)數(shù)盡可能的少。（3）讀結(jié)果。將卡諾圈中最小項(xiàng)的共有變量（與項(xiàng)）保留，把所有與項(xiàng)相 “或”即得到化簡結(jié)果?！纠?-7】用卡諾圖化簡邏輯函數(shù)。解：畫卡諾圖如圖2.30所示。圖2.30 【例2-7】的卡諾圖 從圖2.30可知，共有2個(gè)卡諾圈。每個(gè)卡諾圈合并的結(jié)果分別為、，所以邏輯函數(shù)化簡的結(jié)果為?！纠?-8】用卡諾圖化簡邏輯函數(shù)。解：畫卡諾圖如圖2

29、.31所示。圖2.31 【例2-8】的卡諾圖從圖2.31可知，邏輯函數(shù)化簡的結(jié)果為。在卡諾圖化簡時(shí)應(yīng)注意以下幾個(gè)問題：（1）畫卡諾圈時(shí)，小方格中的“1”不可漏掉；（2）每個(gè)卡諾圈至少有一個(gè)“1”不被別的卡諾圈使用，否則該圈多余；（3）用卡諾圖化簡所得到的最簡“與或”式結(jié)果往往不唯一。2. 具有約束項(xiàng)的卡諾圖化簡在實(shí)際應(yīng)用中，有些變量的取值是不允許、不可能出現(xiàn)的，這些變量取值所對(duì)應(yīng)的最小項(xiàng)就是約束項(xiàng)。約束項(xiàng)的意義是：它的值可以取“0”，也可以取“1”，具體取何值應(yīng)該根據(jù)使邏輯函數(shù)化簡更有益這個(gè)原則來定。具有約束項(xiàng)的卡諾圖化簡方法為：（1）畫邏輯函數(shù)的卡諾圖；（2）在卡諾圖中填入約束項(xiàng)（約束項(xiàng)用“

30、”來表示）；（3）畫卡諾圈（能使結(jié)果更簡化將約束項(xiàng)看作“1”，否則看作為“0”）；（4）寫出化簡結(jié)果?！纠?-9】用卡諾圖化簡邏輯函數(shù)。解：畫卡諾圖如圖2.32所示。圖2.32 【例2-9】的卡諾圖畫卡諾圈后得到邏輯函數(shù)表達(dá)式為：約束條件為：2.6 集成門電路在數(shù)字技術(shù)領(lǐng)域里，大量地使用數(shù)字集成電路。集成門電路是把基本門電路通過一定工藝集成在一塊硅片上制作而成。集成門電路主要包括TTL、CMOS系列集成門電路。對(duì)于集成門電路，主要討論它的外部特性、邏輯功能及主要參數(shù)，以便于應(yīng)用。2.6.1常用的TTL集成門TTL集成門電路，是指晶體管-晶體管邏輯（Transistor-transistor L

31、ogic）門電路，它的內(nèi)部各級(jí)均由晶體管構(gòu)成。因?yàn)樗拈_關(guān)速度較高，因此成為目前使用較多的一種集成邏輯門。集成門電路一般為雙列直插式塑料封裝，如圖2.33所示。圖2.33 TTL系列芯片封裝圖常用的TTL集成門有 “與”門、 “非”門、 “與非”門、 “異或”門等等。本節(jié)重點(diǎn)介紹集電極開路（OC）門。OC（Open Collector gate）門是常用的一種特殊門。在使用一般TTL門時(shí)，輸入端是不允許長久接地，不允許與電源短接，不允許兩個(gè)或兩個(gè)以上TTL門的輸出端并聯(lián)起來使用，否則會(huì)有一個(gè)大電流長時(shí)間流過燒毀電路。因此專門設(shè)計(jì)了一種特殊的TTL門電路OC門，它能夠克服上述缺陷。TTL OC門

32、的集成芯片74LS03的引腳排列圖如圖2.34所示。圖2.34 74LS03引腳排列圖由圖2.34可知，74LS03共有14個(gè)引腳，其內(nèi)包含有4個(gè)2輸入的OC門，輸入1A、1B，輸出1Y構(gòu)成一個(gè)OC門；輸入2A、2B，輸出2Y構(gòu)成一個(gè)OC門，其余類推；7引腳接地；14引腳接電源（+5V）正極。1. TTL OC門電路及邏輯符號(hào)如圖2.35所示是OC門的電路圖，在電路中，輸出管的集電極開路，因此叫做OC(集電極開路)門。OC門也具有 “全高出低；有低出高”的邏輯關(guān)系，只是它的輸出端必須外接上拉電阻RL及外接電源UCC。圖2.35 OC門的電路圖圖2.36是OC門的邏輯符號(hào)圖。圖2.36 OC門的

33、邏輯符號(hào)2. TTL OC門的應(yīng)用OC門指的是集電極開路的門電路，能夠?qū)崿F(xiàn)“線與”功能。所謂“線與”，是指將幾個(gè)OC門的輸出端直接連接到同一根輸出線上，從而使各輸出端之間實(shí)現(xiàn) “與”的邏輯關(guān)系。如圖2.37所示為三個(gè)OC門的連接，實(shí)現(xiàn)了“線與”邏輯。圖2.37 OC門“線與”邏輯從圖2.37可知，A、B(或者C、D，或者E、F)輸入為全1，則相應(yīng)輸出端Y1(或Y2,或Y3)就會(huì)是低電平，總的輸出端Y也就為低電平；只有三個(gè)OC門的輸入中都有低，總的輸出Y才為高電平。用邏輯函數(shù)表示為：因此，OC“與非”門的線與可用來實(shí)現(xiàn)“與或非”邏輯功能?？偟妮敵鯵為三個(gè)OC門單獨(dú)輸出Y1、Y2和Y3的“與”。2

34、.6.2 TTL集成門電路使用注意事項(xiàng)使用TTL集成門電路時(shí)，應(yīng)該注意以下事項(xiàng)：1）電源電壓（VCC）應(yīng)在5V+10的范圍之內(nèi)；2）TTL的輸出端一般不能并聯(lián)使用，也不可以直接和電源或地線相連，這容易損壞元器件；3）TTL門多余輸入端的處理。“與非”門一般可以接電源、通過電阻后接電源、與使用的輸入端并聯(lián)；“或非”門一般可以接地、通過電阻后接地、與使用的輸入端并聯(lián)。2.6.3 常用的CMOS集成門CMOS電路也稱為互補(bǔ)MOS電路，因?yàn)榫哂徐o態(tài)功耗低、抗干擾能力強(qiáng)、工作穩(wěn)定性好等特點(diǎn)，近年來成為應(yīng)用較廣泛的另一種電路。1. CMOS“與非”門CMOS“與非”門的集成芯片為CD4011。其引腳排列圖

35、如圖2.38所示。圖2.38 CD4011引腳排列圖由圖2.38可知，CD4011 共有14個(gè)引腳，其內(nèi)包含有4個(gè)2輸入的“與非”門，輸入1A、1B，輸出1Y構(gòu)成一個(gè)“與非”門；輸入2A、2B，輸出2Y構(gòu)成一個(gè)“與非”門，其余類推；7引腳接地；14引腳接電源（+5V）正極。2. CMOS “非”門CMOS “非”門的集成芯片CD40106的引腳排列圖如圖2.39所示。圖2.39 CD40106引腳排列圖由圖2.39可知，CD40106共有14個(gè)引腳，其內(nèi)包含有6個(gè) “非”門，輸入1A，輸出1Y構(gòu)成一個(gè) “非”門；輸入2A，輸出2Y構(gòu)成一個(gè) “非”門，其余類推；7引腳接地；14引腳接電源（+5V

36、）正極。2.6.4 CMOS集成門電路使用注意事項(xiàng)TTL門電路的注意事項(xiàng)對(duì)于CMOS門電路一般也適用，因CMOS門電路的自身原因，所以還須注意以下幾點(diǎn)：1）謹(jǐn)防靜電。存放CMOS電路要用金屬盒屏蔽。2）多余輸入端的處理。CMOS電路的輸入阻抗高，容易受到外界的干擾，所以多余的輸入端不允許懸空?！芭c非”門接電源；“或非”門接地。2.6.5 課題與實(shí)訓(xùn)3 多數(shù)表決器電路的功能測(cè)試1. 實(shí)訓(xùn)任務(wù)用“與非”門實(shí)現(xiàn)多數(shù)表決器電路的功能測(cè)試。2. 實(shí)訓(xùn)要求1）熟悉74LS00各引腳功能；2）按照測(cè)試要求完成測(cè)試內(nèi)容。3. 實(shí)訓(xùn)設(shè)備及元器件1）數(shù)字電子技術(shù)學(xué)習(xí)機(jī) 2）數(shù)字萬用表 3）74LS00（1個(gè)）4.

37、 測(cè)試內(nèi)容1）測(cè)試電路首先根據(jù)題意列出三人表決器的真值表，如表2.15所示。表 2.15 三人表決器電路的真值表輸 入A B C輸 出Y0 0 000 0 100 1 000 1 1 11 0 001 0 111 1 0 11 1 11然后根據(jù)表2.15可得到邏輯函數(shù)表達(dá)式為：化簡后有：用 “與非”門來實(shí)現(xiàn)的話，可將邏輯函數(shù)表達(dá)式進(jìn)行如下變換：由此可得測(cè)試電路如圖2.40所示。圖2.40 三人表決器電路圖2）測(cè)試步驟(1)按照測(cè)試的電路圖連接測(cè)試電路，同時(shí)將輸出端接LED指示燈；(2)仔細(xì)檢查連接電路，確認(rèn)無誤后接通電源；(3)通過改變輸入狀態(tài)（ A、B、C），觀查輸出端狀態(tài)；(4)根據(jù)測(cè)試結(jié)

38、果填寫三人表決器電路的功能表，如表2.16所示。表 2.16 三人表決器電路的功能表輸 入輸 出 A B C指示燈的狀態(tài)Y0 0 0 0 0 1 0 1 0 0 1 11 0 01 0 11 1 01 1 15. 測(cè)試結(jié)論1)按照測(cè)試的內(nèi)容撰寫實(shí)訓(xùn)報(bào)告；2)寫出自己在測(cè)試過程中的疑難點(diǎn)，并說明自己是如何處理的。本章小結(jié)（1）常用的邏輯門電路有 “與”門、 “或”門、 “非”門、 “與非”門和“或非”門等等，表示邏輯電路的方法有：邏輯函數(shù)表達(dá)式、真值表、卡諾圖、波形圖和邏輯電路圖。（2）邏輯代數(shù)的基本定律和運(yùn)算法則。（3）邏輯函數(shù)的兩種化簡方法：公式化簡法和卡諾圖化簡法；在實(shí)際應(yīng)用中經(jīng)常采用卡諾圖化簡。（4）掌握集成門電路的外部特性及各種集成門是使用方法。本章習(xí)題一、選擇題1已知邏輯函數(shù)與其相等的函數(shù)為（ ）。A. B. C. D.2為實(shí)現(xiàn)“線與”邏輯功能，應(yīng)選用（ ）。A.OC門 B.“與”門 C.“或”門 D.“異或”門3具有“相同為0，相異為1”功能的邏輯門為（ ）。A.OC門 B.“與”門 C.“或”門 D.“異或”門二、填空題1邏輯代數(shù)有三種基本運(yùn)算，即 、 和 。2每一個(gè)輸入變量有 、 兩種取值，n個(gè)變量有 個(gè)不同的取值組合。3任意一種取值全體最小項(xiàng)的和為 。三、簡答題1什么是邏輯門