數(shù)字邏輯寄存器與移位PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1 數(shù)字邏輯寄存器與移位數(shù)字邏輯寄存器與移位 通用四位并行寄存器74LS175 CLK CLR 1D 2D 3D 4D 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 74LS175 邏輯符號(hào) 互補(bǔ)輸出端 數(shù)據(jù)輸入端， 在CP上升沿 寫入寄存器。 CP /CLR 異步清零 其邏輯圖見(jiàn)教材P212。 第1頁(yè)/共45頁(yè) / RESET有效時(shí)，通過(guò)異步清零端將寄存器置為：0000 在CP上升沿，數(shù)據(jù)輸入端（ABCD）的信息寫入寄存器 CP 3 D 3 Q 3 Q CP 2 D 2 Q 2 Q CP 1 D 1 Q 1 Q CP 0 D 0 Q 0 Q CP ABCD A Q B Q C Q D

2、 Q input clk, reset, oe ; input 7:0 data ; output 7:0 q ; reg 7:0 temp ; / 目的? assign q = ( oe=1 ) ? temp : 8h00; / 功能? always ( posedge clk or negedge reset ) begin if (!reset) temp = 8h00; / 同步清零? else temp = data; end endmodule 如何添加輸入使能？ 第5頁(yè)/共45頁(yè) 移位寄存器是一種既能存儲(chǔ)數(shù)據(jù)，又能對(duì)所存數(shù)據(jù)在 時(shí)鐘節(jié)拍作用下按位向高位（或低位）順移的寄存器。 按

3、邏輯功能劃分：串行輸入串行輸出； 串行輸入并行輸出； 并行輸入串行輸出； 并行輸入并行輸出。 按移位方式劃分： 單向移位、雙向移位、 循環(huán)移位、扭環(huán)移位 利用移位操作，可實(shí)現(xiàn)簡(jiǎn)單的乘除法。例如：將原寄存 器中的數(shù)據(jù)向高位移一位，相當(dāng)于乘以 2；向低位移一位， 相當(dāng)于除以 2。 在數(shù)字通信系統(tǒng)中，移位寄存器廣泛用于并行數(shù)據(jù)和 串行數(shù)據(jù)之間的轉(zhuǎn)換。 6.3 移位寄存器 第6頁(yè)/共45頁(yè) 1）串入串出結(jié)構(gòu)移位寄存器 CP 3 D 3 Q CP 2 D 2 Q CP 1 D 1 Q CP 0 D 0 Q CP SERIN SEROUT 若視該電路為右移，則左移？ 第7頁(yè)/共45頁(yè) 串入串出的Veril

4、og HDL模型 module shifter_R ( SERIN, CP, SEROUT ) ; input SERIN, CP ; output SEROUT ; reg 3:0 Q ; always ( posedge CP ) begin Q3= SERIN; Q2=Q3; Q1=Q2; Q0=Q1; end assign SEROUT= Q0; / ？ endmodule 可否？ Q3 = SERIN; Q2 =Q3; Q1 =Q2; Q0 =Q1; 體會(huì)阻塞與非阻塞區(qū)別 結(jié)論：時(shí)序描述，用非阻塞。 第8頁(yè)/共45頁(yè) 2）串入并出結(jié)構(gòu)移位寄存器 CP 3 D 3 Q CP 2 D 2

5、 Q CP 1 D 1 Q CP 0 D 0 Q CP SERIN input SERIN, CP, RD ; output 3:0 OUT ; reg 3:0 Q ; always ( posedge CP ) begin Q3= SERIN; Q2=Q3; Q1=Q2; Q0=Q1; end assign OUT= (RD=1) ? Q : 0 ; / ？ endmodule 第10頁(yè)/共45頁(yè) 3）并入串出結(jié)構(gòu)移位寄存器 CP 3 D 3 Q CP 2 D 2 Q CP 1 D 1 Q CP 0 D 0 Q CP SIN SEROUT 1 input SIN, CP , LD; inpu

6、t 3:0 Data ; output SEROUT ; reg 3:0 Q ; always ( posedge CP ) if (LD=1) Q=Data ; / 并入 else begin Q3= SIN ; Q2=Q3 ; Q1=Q2 ; Q0CLK CLR S1 S0 RIN A B C D LIN 74LS194 QA QB QC QD 異步清零 /CLR 工作方式控制端 右移串行輸入端 左移串行輸入端 并行輸入端 左移串行輸出端 右移串行輸出端 并行輸出端 第15頁(yè)/共45頁(yè) 74LS194功能表功能表 /CLRS1 S0CPQA QB QC QD功能功能 0 1 1 1 1 0

7、 0 0 1 1 0 1 1 0 0 0 0 QA QB QC QD RIN QA QB QC QB QC QD LIN A B C D 清零清零 保持保持 右移右移 左移左移 并行置數(shù)并行置數(shù) 第16頁(yè)/共45頁(yè) 74LS194的Verilog HDL模型 module my_194 (clr, clk, data, Rin, Lin, sel, Qout) ; input clr, clk, Rin, Lin; input 1:0 sel; input 3:0 data; output 3:0 Qout; reg 3:0 Qout; always (posedge clk or neged

8、ge clr) if ( !clr ) Qout = 4b0000; else case ( sel ) 2b00 : Qout=Qout; 2b01 : begin Qout1;Qout3=Rin;end 2b10 : begin Qout=Qout1;Qout0=Lin;end 2b11 : QoutCLK 1D CLK 1D CLK CP 反 饋 邏 輯 電 路 Dn-1= F (Qn-1 ,Qn-2 , ,Q0) （右移）移位寄存器型計(jì)數(shù)器電路結(jié)構(gòu)示意圖 Q QQ 通過(guò)狀態(tài)變化對(duì)CP計(jì)數(shù)，一般采用循環(huán)移位方式。 第23頁(yè)/共45頁(yè) 6.4.1 環(huán)形計(jì)數(shù)器 反饋電路為：Dn-1 = Q0

9、 構(gòu)成自循環(huán)的移位寄存器 ?，F(xiàn)以n=4為例。 D CP Q 3 D CP Q 2 D CP Q 1 CP D CP Q 0 不能自啟動(dòng)，有無(wú)效循環(huán)和陷阱。 1000 0100 0001 0010 0101 1010 1100 0110 1001 0011 1101 1110 1011 0111 0000 1111 分析，畫出狀態(tài)圖 第24頁(yè)/共45頁(yè) 為了便于修改設(shè)計(jì)，先作出基本反饋下的狀態(tài)矩陣： 0101110111000100 0111111111100110 0011101110100010 0001100110000000 23Q Q 01Q Q 10110100 10 11 01 0

10、0 )()()()(1t01t11t21t3 QQQQ 0101010101000100 0111011101100110 0011001100100010 0001000100000000 10 11 01 00 00011110 01Q Q 23Q Q 10001000 1233 QQQD 1001 110101101100 0000 0001100001000010 101010110101 1110 111101110011 第25頁(yè)/共45頁(yè) 1233 QQQD D CP Q 3 D CP Q 2 D CP Q 1 CP D CP Q 0 input clr, clk; output

11、 3:0 Q; reg 3:0 Q; always (posedge clk or negedge clr) if (!clr) Q=4b0111; else case (Q) 4b0111 : Q=4b1011; 4b1011 : Q=4b1101; 4b1101 : Q=4b1110; 4b1110 : Q=4b0111; default : Q=4b0111; endcase endmodule 第30頁(yè)/共45頁(yè) 思考：下列命題的Verilog HDL描述 1）8位右循環(huán)一個(gè)“0” 2）8位右循環(huán)一個(gè)“1” 3）8位左循環(huán)一個(gè)“0” 4）8位左循環(huán)一個(gè)“1” 第31頁(yè)/共45頁(yè) 6.4

12、.2 扭環(huán)形計(jì)數(shù)器（Johnson計(jì)數(shù)器） 反饋電路為：Dn-1 = Q0 構(gòu)成自循環(huán)的移位寄存器 。現(xiàn)以n=4為例。 D CP Q 3 D CP Q 2 D CP Q 1 CP D CP Q 0 0000 1000 1100 1110 0001 0011 0111 1111 0100 1010 1101 0110 1001 0010 0101 1011 第32頁(yè)/共45頁(yè) 1100 111101111110 0011 000100001000 10 11 01 00 00011110 01Q Q 23Q Q )()()()(1t01t11t21t3 QQQQ 110101010100 011

13、0 101100101010 1001 1001 1011 1101 00100110 01001010 0101 10 21 32 3103 QD QD QD QQQD 0001 0011 第33頁(yè)/共45頁(yè) 1100 111101111110 0011 000100001000 10 11 01 00 00011110 01Q Q 23Q Q )()()()(1t01t11t21t3 QQQQ 110101010100 0110 101100101010 1001 1110 1100 10 21 32 3103 QD QD QD QQQD D CP Q 3 D CP Q 2 D CP Q

14、1 CP D CP Q 0 input clr, clk; output 3:0 Q; reg 3:0 Q; always (posedge clk or negedge clr) if (!clr) Q=4b0000; else case (Q) 4b0000 : Q=4b0001; 4b0001 : Q=4b0011; 4b1000 : Q=4b0000; default : Q=4b0000; endcase endmodule 4位左移扭環(huán)形計(jì)數(shù)器的Verilog HDL描述 同學(xué)補(bǔ)充完整 第39頁(yè)/共45頁(yè) 例3：分析圖示電路的邏輯功能 ININ LDCBAR DCBA QQQQ 0

15、 1 S S CLK CLR A194LS74 & 1 0 CP CLR/啟動(dòng)清零 CBA QQQ 0 0 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 1 /CLR清零 功能：模5步進(jìn)碼計(jì)數(shù)器？ 模5扭環(huán)形計(jì)數(shù)器 思考：若將與非門輸入端改接到 QCQD，電路的邏輯功能是什么？ 請(qǐng)同學(xué)自行分析。 010、101？ 第40頁(yè)/共45頁(yè) 6.4.3 最大長(zhǎng)度移位型計(jì)數(shù)器 n個(gè)觸發(fā)器有2n個(gè)狀態(tài)，環(huán)形計(jì)數(shù)器用了n個(gè)狀態(tài)，扭環(huán)形計(jì)數(shù)器用了2n 個(gè)狀態(tài)。若反饋邏輯采用 ，可構(gòu)成最大長(zhǎng)度移位型計(jì)數(shù)器 。以n=3為例。 011n QQD D CP Q 2 D CP Q 1 CP D CP Q

16、0 = 1 000 001 100 010 101 011 111 110 第41頁(yè)/共45頁(yè) 111011110010 101001100000 1 0 00011110 01Q Q 2 Q )()()(1t01t11t2 QQQ 狀態(tài)表 100 為打破無(wú)效循環(huán)，將000的次態(tài) 修改為100。 10122 QQQQD 請(qǐng)同學(xué)自畫電路圖。 CP 2 Q 1 Q1 1 1 111 1 10 0 1 011 11 1 0 0 0 0 00 1 0 Q 特點(diǎn)：1.使用了n個(gè)觸發(fā)器的2n-1種狀態(tài)，只有1種無(wú)效狀態(tài)。 2.不符合循環(huán)碼編碼規(guī)律，構(gòu)成節(jié)拍發(fā)生器時(shí)，譯碼電路 較復(fù)雜，且可能有競(jìng)爭(zhēng)險(xiǎn)象。 第42頁(yè)/共45頁(yè) 例：分析圖示電路的邏輯功能。 0101001101110000Q 0010100110111000Q 0001010011011100Q 000