EDA課程設計（論文）搶答器課程設計

1、燕 山 大 學 課 程 設 計 說 明 書燕山大學課 程 設 計 說 明 書題目：搶答器學院（系）：電氣工程學院年級專業(yè)：應用電子學 號：080103030192學生姓名：指導教師： 教師職稱：實驗師燕山大學課程設計（論文）任務書院（系）：電氣工程學院 基層教學單位：電子實驗中心 學 號080103030192學生姓名孫東釗專業(yè)（班級）應電4班設計題目搶答器設計技術參數(shù)五人參賽，每人一個按鈕；主持人一個按鈕，按下開始，具有復位功能；搶中者對應的指示燈亮；顯示搶中者序號；有人搶答時，蜂鳴2s。設計要求用撥碼開關設定主持人及參賽者按鈕；用紅色信號指示燈組l1-l5表示對應參賽者指示燈；用點陣顯示搶

2、中者序號。工作量學會使用max+plusii軟件、verilog hdl語言和實驗箱；獨立完成電路設計，編程下載、連接電路和調試；參加答辯并書寫任務書。工作計劃1. 了解eda的基本知識，學習使用軟件max+plusii，下發(fā)任務書，開始電路設計；2. 學習verilog hdl語言，用verilog hdl進行程序設計3. 學習使用實驗箱，繼續(xù)電路設計；4. 完成電路設計；5. 編程下載、連接電路、調試和驗收；6. 答辯并書寫任務書。參考資料數(shù)字電子技術基礎.閻石主編.高等教育出版社.eda課程設計a指導書.鄭兆兆等編.指導教師簽字基層教學單位主任簽字說明：此表一式四份，學生、指導教師、基層

3、教學單位、系部各一份。2011年 1 月 14 日 目 錄第1章 設計說明5 1.1 設計技術參數(shù)51.2 設計要求51.3 設計思路51.4 模塊介紹5第2章 程序代碼56 2.1 頂層文件62.2 qiangda模塊62.3 dianzhen模塊82.4 fengming模塊11第3章 仿真圖12 3.1 qiangda模塊仿真12 3.2 fegnming模塊仿真133.3 dianzhen模塊仿真14 3.4 搶答器連接15第4章 管腳鎖定15第5章 總結 16第6章 參考文獻17引言 數(shù)字電路主要是基于兩個信號,用數(shù)字信號完成對數(shù)字量進行算術運算和邏輯運算的電路我們稱之為數(shù)字電路,它

4、具有邏輯運算和邏輯處理等功能,數(shù)字電路可以分為組合邏輯電路和時序邏輯電路。eda簡介20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如cpld、fpga）的應用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了eda技術的迅速發(fā)展。 eda是電子設計自動化（electroni

5、c design automation）的縮寫，在20世紀90年代初從計算機輔助設計（cad）、計算機輔助制造（cam）、計算機輔助測試（cat）和計算機輔助工程（cae）的概念發(fā)展而來的。eda技術就是以計算機為工具，設計者在eda軟件平臺上，用硬件描述語言hdl完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。eda技術的出現(xiàn)，極大地提高了電路設計的效率和可行性，減輕了設計者的勞動強度。verilog hdl 簡介verilog hdl是一種硬件描述語言（hdl:hardware discrip

6、tion language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。verilog hdl 有如下特點：1)能夠在不同的抽象層次上，如系統(tǒng)級、行為級、rtl級、門級和開關級，對設計系統(tǒng)進行精確而簡練的描述。2)能夠在每個抽象層次的描述上對設計進行仿真驗證，及時發(fā)現(xiàn)可能存在的錯誤，縮短設計周期，并保存整個設計過程的正確性。3)由于代碼描述與工藝過程實現(xiàn)無關，便于設計標準化，提高設計的可重用性。如果有c語言的基礎，只需很短時間就能學會和掌握verilog hdl語言，因此，verilog hdl語言可以作為

7、學習hdl設計方法的入門和基礎。 第1章 設計說明一設計說明1. 設計技術參數(shù)：五人參賽，每人一個按鈕；主持人一個按鈕，按下開始，具有復位功能；搶中者對應的指示燈亮；顯示搶中者序號；有人搶答時，蜂鳴2s。2. 設計要求： 學會使用max+plusii軟件、verilog hdl語言和實驗箱； 獨立完成電路設計，編程下載、連接電路和調試； 參加答辯并書寫任務書 3. 設計思路：本電路為5人搶答器的設計，可設k1,k2,k3,k4,k5對應五位選手,q1,q2,q3,q4,q5對應相應的搶答結果，warn為報警型號，led1:5對應選手，當該選手搶答成功后則相應的led發(fā)光 ，主持人控制復位鍵se

8、t，當主持人按下set鍵后，電路回到原始狀態(tài)，即搶答前的狀態(tài)，此時可以搶答。q1,q2,q3,q4,q5分別對應著8*8點陣上的1,2,3,4,5，當q1,q2,q3,q4,q5中有高電平時，點陣對應的數(shù)字發(fā)光。同時蜂鳴器發(fā)出蜂鳴。4. 模塊介紹： 本電路共計3個模塊，即qiangda模塊，fengming模塊，dianzhen模塊。 qiangda模塊：qiangda模塊對應著k1,k2,k3,k4,k5五位選手和set鍵作為輸入，q1,q2,q3,q4,q5作為輸出，還有一位時鐘信號clk作為輸入，且設置成上升沿有效。fengming模塊：warn模塊以q1,q2,q3,q4,q5和時鐘c

9、lk1為輸入，warn為輸出，當q1,q2,q3,q4,q5有輸入時，驅動warn模塊工作，warn在2秒內有輸出，然后消失，使蜂鳴器蜂鳴兩秒，表示有人搶答成功。dianzhen模塊：dianzhen模塊同樣也是以q1,q2,q3,q4,q5為輸入，時鐘clk為輸入，row0:7,ra0:7為輸出，row和ra驅動點陣工作。二.程序代碼1. 頂層文件：module qiangdaqi(clk,clk1,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5,ra,row,warn);input clk,k1,k2,k3,k4,k5,set,clk1;output q1,q2,q3,

10、q4,q5,warn;output0:7 ra,row;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5), .set(set),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dianzhen u2(.clk(clk),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.ra(ra),.row(row);fengming u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk1(clk1),.warn(warn);endm

11、odule2. qiangda模塊：module qiangda(clk,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,set;output q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,suoding;always(posedge clk or posedge set)beginif(set)beginsuoding=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1&suoding=0)beginq1=1;suoding=1;endelse if(k2=

12、1&suoding=0)beginq2=1;suoding=1;endelse if(k3=1&suoding=0)beginq3=1;suoding=1;endelse if(k4=1&suoding=0)beginq4=1;suoding=1;endelse if(k5=1&suoding=0)beginq5=1;suoding=1;endendendendmodule3. dianzhen模塊：module dianzhen(clk,q1,q2,q3,q4,q5,ra,row);input clk,q1,q2,q3,q4,q5;output0:7 ra,row;reg0:7 ra,row

13、,count;always(posedge clk)begincount=count+1;if(count=9)count=1;if(q1)begincase(count)1:begin row=8b11111111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00011000; end3:begin row=8b11011111;ra=8b00011000; end4:begin row=8b11101111;ra=8b00011000; end5:begin row=8b11110111;ra=8b00011000; end6:begin r

14、ow=8b11111011;ra=8b00011000; end7:begin row=8b11111101;ra=8b00011000; end8:begin row=8b11111110;ra=8b00011000; endendcaseendelse if(q2)begincase(count)1:begin row=8b11111111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00111100; end3:begin row=8b11011111;ra=8b00000100; end4:begin row=8b11101111;ra=

15、8b00000100; end5:begin row=8b11110111;ra=8b00111100; end6:begin row=8b11111011;ra=8b00100000; end7:begin row=8b11111101;ra=8b00100000; end8:begin row=8b11111110;ra=8b00111100; endendcaseendelse if(q3)begincase(count)1:begin row=8b11111111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00111100; end3:

16、begin row=8b11011111;ra=8b00000100; end4:begin row=8b11101111;ra=8b00000100; end5:begin row=8b11110111;ra=8b00111100; end6:begin row=8b11111011;ra=8b00000100; end7:begin row=8b11111101;ra=8b00000100; end8:begin row=8b11111110;ra=8b00111100; end endcaseendelse if(q4)begincase(count)1:begin row=8b1111

17、1111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00100100; end3:begin row=8b11011111;ra=8b00100100; end4:begin row=8b11101111;ra=8b00100100; end5:begin row=8b11110111;ra=8b00111100; end6:begin row=8b11111011;ra=8b00000100; end7:begin row=8b11111101;ra=8b00000100; end8:begin row=8b11111110;ra=8b000

18、00100; end endcaseendelse if(q5)begincase(count)1:begin row=8b11111111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00111100; end3:begin row=8b11011111;ra=8b00100000; end4:begin row=8b11101111;ra=8b00100000; end5:begin row=8b11110111;ra=8b00111100; end6:begin row=8b11111011;ra=8b00000100; end7:begi

19、n row=8b11111101;ra=8b00000100; end8:begin row=8b11111110;ra=8b00111100; endendcaseendelse begincase(count)1:begin row=8b11111111;ra=8b00000000; end2:begin row=8b10111111;ra=8b00000000; end3:begin row=8b11011111;ra=8b00000000; end4:begin row=8b11101111;ra=8b00000000; end5:begin row=8b11110111;ra=8b0

20、0000000; end6:begin row=8b11111011;ra=8b00000000; end7:begin row=8b11111101;ra=8b00000000; end8:begin row=8b11111110;ra=8b00000000; endendcaseendendendmodule4. fengming模塊：module fengming (clk1,q1,q2,q3,q4,q5,warn); input q1,q2,q3,q4,q5;input clk1; output warn; reg1:0 a; reg oc; reg warn;always(posed

21、ge clk1 ) if(q1=1|q2=1|q3=1|q4=1|q5=1)begin if(oc=0) if(a2b10)begin a=a+1; if(a=2b10)oc=1; end else a=2b00; if(oc=1)a=a; endelse oc=0;always if(q1=1|q2=1|q3=1|q4=1|q5=1) if(a=2b10)warn=0; else warn=1; else warn=0;endmodule三.波形仿真圖（1）qiangda模塊仿真圖：說明：兩個搶答過程中，第一次k5首先出現(xiàn)高電平，在clk上升沿時q5變?yōu)楦唠娖?，此后，k3,k4,k2,k1在

22、輸入高電平已經無效。當set出現(xiàn)高電平后q5變?yōu)榈碗娖?。第二次搶答中k2首先出現(xiàn)高電平，在clk信號為上升沿時q2變?yōu)楦唠娖剑撕笤谳斎雓4，k5，k1，結果不變，第二次搶答中k3無變化，說明k3未參加搶答，set出現(xiàn)高電平后，所有輸出變?yōu)?,說明該模塊復合規(guī)則。在第三次第四次搶答中依然成立。qiangda模塊波形仿真圖qiangda仿真模塊（2）fengming模塊fengming模塊波形仿真圖fengming仿真模塊圖3. dianzhen模塊：dianzhen模塊波形仿真圖dianzhen模塊仿真4. 搶答器全部模塊連接圖：四人搶答器總連接圖說明：k1,k2,k3,k4,k5為選手搶答按

23、鈕，qiangda和dianzhen模塊公用一個clk時鐘信號，warn為fengming模塊的輸出信號，連接蜂鳴器，ra0:7和raw0:7連接點陣，控制點陣顯示1,2,3,4或5，q1,q2,q3,q4,q5用導線與led顯示燈1-5相連。四管腳鎖定clk-73k1-39k2-40k3-41k4-44k5-45set-53ra0-75ra1-85ra2-87ra3-89ra4-92ra5-173ra6-175ra7-177roa0-174row1-176row2-179row3-189row4-191row5-193row6-196row7-198warn-38q1-12q2-13q3-14q4-15q5-17clk1-74在電腦上調試好程序后，下載至實驗箱，根據(jù)管