DDS頻率發(fā)生器設(shè)計(jì)解讀

1、西南科技大學(xué)FPGA課程設(shè)計(jì)報(bào)告課程題目：波形發(fā)生器指導(dǎo)老師： 劉桂華學(xué) 生： 任健銘0 一二年五月三日【摘要】本文主要討論了 Verilog語(yǔ)言的基于DDS勺波形發(fā)生器的設(shè)計(jì)。從設(shè)計(jì)要求 入手，本文給出了 DDS勺詳細(xì)設(shè)計(jì)過(guò)程，包括各個(gè)模塊的設(shè)計(jì)思想，電路圖，Verilog 語(yǔ)言程序代碼。其大致思想為通過(guò)頻率控制字和相位控制字去控制正弦函數(shù)的ROM存儲(chǔ)表的地址并對(duì)應(yīng)著得到其幅度值，最終達(dá)到輸出需要波形的目的。本設(shè)計(jì)除了完成指定的任務(wù)。在此基礎(chǔ)上，為了驗(yàn)證實(shí)驗(yàn)結(jié)果我們通過(guò)Quartusll 的仿真工具對(duì)設(shè)計(jì)的DDS進(jìn)行了仿真，并且還進(jìn)行了理論分析，發(fā)現(xiàn)理論和實(shí)踐結(jié) 合的非常好?！娟P(guān)鍵詞】FPG

2、A DDS Verilog波形發(fā)生器 Quartus II1. 設(shè)計(jì)要求（1）設(shè)計(jì)并實(shí)現(xiàn)一個(gè)可產(chǎn)生正弦波、三角波波形發(fā)生器；（2）其工作頻率為 50MHz,可產(chǎn)生 1MHz、2MHz、3MHz、4MHz、5MHz 的 正弦波、三角波。所產(chǎn)生波形的幅度、相位均可調(diào)整，輸出數(shù)據(jù)的字長(zhǎng)為12 bit o 若波形的頻率為n MHz,則相位的最小調(diào)幅為2n *n/60;（3）要求進(jìn)行4級(jí)幅度調(diào)整，即ROM中存儲(chǔ)的數(shù)據(jù)字長(zhǎng)為10 bit, ROM輸 出的數(shù)據(jù)分別乘以001、010、011、和100o2. 設(shè)計(jì)原理及分析本波形發(fā)生器的設(shè)計(jì)總共包含有頻率選擇、波形選擇、相位選擇和幅度選擇四個(gè)大塊。其具體結(jié)構(gòu)見

3、圖2-1.波形發(fā)生器波形選擇亠劃選擇幅度選擇圖2-1整體設(shè)計(jì)方案2.1DDS基本原理DDS的基本原理是利用采樣定量，通過(guò)查表法產(chǎn)生波形。DDS的結(jié)構(gòu)有很多種，其基本的電路原理可用圖2-2來(lái)表示。頻率預(yù)克與 調(diào)*電路4 N位D/A圖2-2 DDS基本電路原理圖其中，相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成如圖2-3:頻率控制贅廠肩寄存器相位量化序列圖2-3相頻累加器每來(lái)一個(gè)時(shí)鐘脈沖C f，加法器將控制字k與累加寄存器輸出的累加相位數(shù) 據(jù)相加，把相加后的結(jié)果送到累加寄存器的數(shù)據(jù)輸入端， 以使加法器在下一個(gè)時(shí) 鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷 對(duì)頻率控制字

4、進(jìn)行線性相位加累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘輸 入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相 位累加器的輸出頻率就是DDS輸出的信號(hào)頻率。接著，把相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM的相位取樣地址。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出（可以看成是一種映射），完成相位到相應(yīng)幅值轉(zhuǎn)換。2.2頻率選擇基于DDS勺波形發(fā)生器，其輸出波形的頻率由兩方面決定。一方面是由頻率 控制字，即波形輸出的步長(zhǎng)決定；另一方面是由波形點(diǎn)輸出的固有頻率決定。DDS輸出信號(hào)的頻率與基準(zhǔn)時(shí)鐘頻率的關(guān)系由下式給定：其中，c f為基準(zhǔn)時(shí)鐘頻率，2n為波形存

5、儲(chǔ)器的字?jǐn)?shù)，N為相位累加器的 位數(shù)，k為頻率控制字。一般的,k小于N。假設(shè)基準(zhǔn)時(shí)鐘頻率為131kHz,累 加器為 8 位，k=4,則 f out = 2048 Hz。2.3波形選擇本設(shè)計(jì)要實(shí)現(xiàn)三角波和正弦波這兩種波形的輸出。所以，在整個(gè)模塊設(shè)定了 一個(gè)輸入控制端。通過(guò)查詢這個(gè)輸入控制端的電平的高低來(lái)確定輸出正弦波還是 輸出三角波。其實(shí)質(zhì)還是利用了 rom表完成了對(duì)相同相位的不同幅度的輸出。2.4初相位選擇本設(shè)計(jì)中，對(duì)于產(chǎn)生的波形的初相的控制我們同樣設(shè)定了一個(gè)輸入控制端。 通過(guò)控制端的不同狀態(tài)給波形添加不同的初相。其原理是對(duì)相頻累加器的初次輸 出加上一個(gè)特定的值。在本設(shè)計(jì)中無(wú)法實(shí)現(xiàn)初相的任意值設(shè)

6、定。本設(shè)計(jì)只是設(shè)定了幾個(gè)特定的初相供選擇已驗(yàn)證理論的正確性。2.5幅度選擇按照設(shè)計(jì)要求，波形的最終輸出幅度值是可調(diào)節(jié)的。設(shè)計(jì)要求中規(guī)定幅度值 是能夠按照1到4倍的大小調(diào)節(jié)的。故在本設(shè)計(jì)中，在最后輸出前，我們?cè)黾恿?一個(gè)幅度按調(diào)節(jié)的部分。將相位幅度轉(zhuǎn)換成功后的值再乘上一個(gè)要求的調(diào)幅系數(shù) 為最終的波形輸出。3. 各模塊代碼及電路原理圖3.1.頻率控制字module f_ctr(sel,f_out,e n, reset);in put2:0sel;in puten, reset;reg8:0 f_out;output8:0f_out;always (sel)beginif(!reset)f_out

7、= 9b000000000;else if(en)begincase(sel)3b001:f_out =9b001010010;3b010:f_out =9b010100100;3b011:f_out =9b011110110;3b100:f_out =9b101001000;3b101:f_out =9b110011010; default:f_out = 9b000000000; endcaseend enden dmodule3.2相頻累加器/相位控制字（溢出沒看懂）module n _full_adder(a,b,clk,sel,y);n wei qua n jia qiparamet

8、erm=9;parametern=12;/6 wei pin lv kong zhi ziin putm-1:0a;in put n-1:0b;output n-1:0y;in put1:0sel;in putclk;reg n-1:0y;reg n-1:0c;reg n-1:0d;always (posedge clk)begincase(sel)2b00:c = 12b000000000000;2b01:c = 12b001111111111;2b10:c = 12b011111111111;endcaseend2b11:c = 12b101111111111;always (posedg

9、e clk) begind = b;if(d=12b0)d = d+c;elsen f ull adderam-1.0bn-1.0clksel1.0yn-1.0ParameterValueTypem9Signed In tegern12Signed In tegerinst2y = a+d;enden dmodule3. 3相/幅轉(zhuǎn)換（rom查詢）和波形選擇width=12; depth=4096;in dex=li nspace(0,2*pi,depth); y=s in (i ndex);d3f原理刪024;plot(y1);width=12;depth=4096;in dex=li ns

10、pace(0,2*pi,depth); y=sawtooth(i ndex,0.5);y1= fix(y*1023)+1024; plot(y1);adrs=0:depth-1;str_width=strcat(WIDTH=, num2str(width);adrs=0:depth-1;str_depth=strcat(DEPTH=, num2str(depth);str_width=strcat(WIDTH=, num2str(width);str_depth=strcat(DEPTH= ,n um2str(depth);fid=fope n( D:MyDocume ntsDesktopbo

11、xi ngsi n. mif,w);fid=fope n( D:Myfprin tf(fid,str_width);Docume ntsDesktopbox in gtria ngular.mif,w);fprin tf(fid,;rnrn);fprin tf(fid,str_width);fprin tf(fid,str_depth);fprin tf(fid,;r nrn);fprin tf(fid,;rnnrn);fprin tf(fid,str_depth);fprin tf(fid,ADDRESS_RADIX=HEX;rnrn);fprin tf(fid,;r nnrn);fprin

12、 tf(fid,DATA_RADIX=HEX;rnr nrn);fprin tf(fid,ADDRESS_RADIX=HEX;r nrn);fprin tf(fid,CONTENT BEGINr n);fprin tf(fid,DATA_RADIX=HEX;rnrnr n);fprin tf(fid,t%x:%x;r n,adrs;y1);fprin tf(fid,CONTENT BEGINrn);fprin tf(fid,END;rn);fprin tf(fid,t%x:%x;rn,adrs;y1);fclose(fid);fprin tf(fid,END;r n);fclose(fid);

13、正弦波rom生成代碼三角波rom生成代碼波形選擇電路原理圖3.4相位幅度轉(zhuǎn)換rom cha xun ding ceng wen jia nmodule rom_search(clk,addr_ in, dds_out,box in g_ctr);parameterwidth = 12;in putwidth-1:Oin putin putoutputwidth-2:0addr_i n;shu ru 12 wei di zhiclk;box in g_ctr;dds_out; /shu chu 11 wei fu du zhireg1O:Odds_out;wire10:0Q1,Q2;sin uO

14、(.address(addr_ in), .clock(clk), .q(Q1);trian gular U1( .address(addr_ in), .clock(clk), .q(Q2);always (box in g_ctr)begincase(box in g_ctr)1b1:dds_out = Q1;1b0:dds_out = Q2;endcaseenden dmodule3.5幅度調(diào)制module fd_choose(v_i n, sel,v_out);in put1O:Ov_in;in put2:0sel;output12:0v_out;reg12:0v_out;fd_cho

15、ose v_i n10.0| sel2.Ov_out12.0in st10rbI月亦PM p-fg沌；己姿IwType12Ssrtinp-IJiJtlW*蛙闔叭Lalways (v_in or sei) beginif(sel = 3b100)v_out = v_in * 4;else if(sel = 3b011) v_out = v_in * 3;else if(sel = 3b010) v_out = v_in * 2;else if(sel = 3b001) v_out = v_in ;end en dmodule3.6頂層例化電路原理圖引腳功能說(shuō)明：1）輸入引腳elk:時(shí)序同步時(shí)鐘。

16、該時(shí)鐘主要用于相位累加器和rom表查詢的同時(shí)序。它決定了相位累加的速度，也決定了幅度點(diǎn)輸出的速度。f_etr:頻率選擇控制字。該輸入端有三位，即是： 000111八個(gè)數(shù) 值編碼。編碼值從001到101分別對(duì)應(yīng)了 1到5Mhz的輸出波形頻率。 其他編碼值未定義，默認(rèn)為0。en:電路工作使能端，高電平有效。rest:電路工作復(fù)位端，低電平有效。xia ngwei_ctr:初相位選擇控制端。該輸入有兩位，即是： 0011 四個(gè)數(shù)值編碼。編碼值從 00到11分別對(duì)應(yīng)了 0, Q/2, Q ,3 Q/2 四個(gè)初相位。boxi ng_ctr:波形選擇控制位。為高電平時(shí)輸出正弦波，為低電平時(shí) 輸出三角波。f

17、du_ctr:幅度選擇調(diào)制位。該端為三位輸入，即是： 000111八個(gè) 數(shù)值編碼。編碼值從001到100分別對(duì)應(yīng)了 1到4倍幅度調(diào)制。其 他為未定義，默認(rèn)為0。2）輸出引腳box in g_out:波形輸出端。該端口為13位輸出端口。幅度值從-4096 到 +4095.4各模塊仿真4.1頻率控制字1: Hastalre-BB：A1105*Ihk5曲IX-日=4曲】if 2-_wiTUMOFfiC50施韓tDptDp:MQ.p w5MiJUBMio：flftp mSmu 町曲 WiTtfermEEuvilhls-ci. nk FueLk-ulL4.2相頻累加器/相位控制字4.3相位幅度轉(zhuǎn)換Eim

18、uliriicn WinnHormfSLaulUj4ciL Andi ： PgvEi 妞7.* hl利1舁35材十|氏冷m舊抽*ligzut5wEMA119.76 aig.f gL9. B4 u1生甲-nL9.92w蓋-1菜Hu lif 0冋 hdr_ 3%L硏闔獸-_lqKIfta.-+-J=*!- dirjsiCT-中沽 _inL55419-_：&】ILD-ulr_ixi2LIadiir_ixhjjL q44r_inDbwhM_cik-1I1Id.k-TTJ-LTTJ-LTTTT-TTTTTTTTTTTTTT-rLrLrLrL-LrLrLnLrLTLrLr4jrL5Si3jr252X丁 1

19、冋口翊JC-isnsii jl3 KE4 |ji:*4.3幅度調(diào)制Mattel TrreEldi34 ni鈿朮2fmQ1.04軌P “1K1J TtE500.0 nrSID.g520.0 nc530 p mloa.| L-llLB| X PJ K D X UJ X 閡 X 倒: X 5)LBJ X OJ K D X 盯 X UMa. |_tn.：OT首Fo: ri.o：:廬廠 K OH【陽(yáng)X 01 IT?52 J0 bfl. rat L l.ltx応-.cxL LO.則向5i022.2空._ 141.1 G-.-utd)*藥-._utE)-._ui，LnTL. ._hiiKIi1r* ! m4

20、iw論號(hào)5血jJbJ Potts512毎徂1仙站4.4最終仿真圖lite二|陽(yáng)15a Ei：吹Z1ih尬 |EMJ Ft1出】科如卩臺(tái)HillHllii；Wnm u坪審.l -tj w1軒15】氣審0.0 u1FD1FI1KfcjEiE(_ftrdkinmHnmuiMmmnmumiimmnmimuooniiwiS biu Kl圖4-1三角波產(chǎn)生波形rh5V：j s沽購(gòu)13 i-cjNrtr1F3圖4-2正弦波產(chǎn)生波形TYuI圖4-4三角波調(diào)頻調(diào)幅波形5結(jié)論與傳統(tǒng)的頻率合成方法相比，DDS合成信號(hào)具有頻率切換時(shí)間短、頻率分辨 率高、相位變化連續(xù)等諸多優(yōu)點(diǎn)。使用單片機(jī)靈活的控制能力與FPG/器件的

21、高性能、高集成度相結(jié)合，可以克服傳統(tǒng)DDS設(shè)計(jì)中的不足，從而設(shè)計(jì)開發(fā)出性能 優(yōu)良的DDS系統(tǒng)。通過(guò)本次實(shí)驗(yàn)，我們驗(yàn)證了 DDS設(shè)計(jì)理論的正確性。在課余時(shí) 間，結(jié)合了所學(xué)的FPGA課程的知識(shí)，自主完成了基于 DDS的調(diào)頻、調(diào)幅、調(diào)相 的波形發(fā)生器的設(shè)計(jì)，拓寬了知識(shí)面，也增進(jìn)了對(duì) FPGA及 Verilog進(jìn)行電路開 發(fā)的理解?？偟膩?lái)說(shuō)這次實(shí)驗(yàn)時(shí)非常成功的，這讓我從中受益匪淺。5實(shí)驗(yàn)感想通過(guò)本次實(shí)驗(yàn)，我進(jìn)一步認(rèn)識(shí)了通過(guò)FPG進(jìn)行硬件設(shè)計(jì)的基本思路，體會(huì)了 如何把理論變?yōu)閷?shí)物。同時(shí)發(fā)現(xiàn)，有時(shí)一個(gè)好的想法要變成現(xiàn)實(shí)并不是一件容易 的事情。但是團(tuán)隊(duì)的力量卻是可以把它解決的。比方說(shuō)，在寫rom表查詢的時(shí)候