FPGA觸發(fā)器與計數(shù)器試驗報告

1、電力學(xué)院FPGA應(yīng)用開發(fā)實驗報告實驗名稱：觸發(fā)器與計數(shù)器專 業(yè)：電子科學(xué)與技術(shù)姓 名：班 級：學(xué) 號：1. 觸發(fā)器功能的模擬實現(xiàn)實驗?zāi)康模?1掌握觸發(fā)器功能的測試方法。2掌握基本 RS觸發(fā)器的組成及工作原理。3掌握集成 JK 觸發(fā)器和 D觸發(fā)器的邏輯功能及觸發(fā)方式。 4掌握幾種主要觸發(fā)器之間相互轉(zhuǎn)換的方法。5通過實驗，體會 EPLD芯片的高集成度和多 I/O 口。 實驗說明：將基本 RS觸發(fā)器，同步 RS觸發(fā)器，集成 J-K 觸發(fā)器， D觸發(fā)器同時集一 個 FPGA芯片中模擬其功能，并研究其相互轉(zhuǎn)化的方法。 實驗的具體實現(xiàn)要連線測試，實驗原理如圖所示：2. 計數(shù)器在VHDL中，可以用QMega

2、Wizard Plug-In Manager命令，打開如下圖所示的對話框第 2步：直接單擊 Next按鈕，出現(xiàn)如下圖所示的對話框。如圖所示，在左邊的選擇框中選擇 “LPM_COUNTER ”，在輸出文件類型單選框中選中 “VHDL ”，并輸入文件名為 “counter_lpm”第 3步：完成設(shè)置后直接單擊 Next按鈕，打開如下圖所示的對話框。在輸出位數(shù)的下拉框中選擇 “8 bits”，在計數(shù)方向的單選框中選中 “Up only”。這個設(shè)置 表示生成的計數(shù)器是 8位加法計數(shù)器。第4步：獨立設(shè)計模為七的計數(shù)器第4步：單擊 Next按鈕后，出現(xiàn)如下圖所示的對話框。在該對話框中選擇添 加額外的端口，

3、 在這里選中 “Count Enable”選項， 表示添加了一個計數(shù)使能端口， 此時在左邊的圖形符號中可以看到多了一個 “cnt_en”的引腳。第 5步：單擊 Next 按鈕，打開如下圖所示的下一個對話框。在同步輸入 ( Synchronous inputs)處選擇 “Load”，在異步輸入( Asynchronous inputs)處選 擇 “Clear”。表示在計數(shù)器中添加了一個同步置數(shù)端和一個異步清 0端，在左邊的 圖形符號中可以看到又添加了一個 aclr、sload和用于置數(shù)用的 data7.0。第 6步：繼續(xù)單擊 Next按鈕直到結(jié)束為止。到此即完成了一個 8位計數(shù)器的 設(shè)計，同時生

4、成了一個 VHDL 文件此 couter_lpm.vhd。第 7步：接著需要將生成的 couter_lpm.vhd文件添加到項目中，如下圖所示， 在項目瀏覽 器窗口中，右擊“Device Design Files”，在下拉菜單中選擇Add/Remove Files in Project”命令。File name”處第8步：選擇添加文件命令后，打開如下圖所示的對話框。在 可直接輸入將添加的文件名，或通過點擊右邊的 瀏覽按鈕，打開瀏覽窗口，選 擇需要添加的文件。然后點擊右邊的 Add 按鈕，即完成。第9步：將couter_lpm.vhd設(shè)定為頂層設(shè)計文件，進(jìn)行語法檢查后，執(zhí)行與方法 相同的操作即可

5、3. 時鐘電路利用上面設(shè)計好的計數(shù)器和分頻器設(shè)計一個實時的時鐘。 一共需要 1個模24 計數(shù)器、 2個模6計數(shù)器、 2個模10計數(shù)器、一個生成 1Hz的分頻器和 6個數(shù)碼管解 碼器。最終用 HEX5HEX4顯示小時（023），用HEX3HEX2顯示分鐘（059）， 用HEX1HEX0 顯示秒鐘（ 059）。 具體步驟如下：第 1步：新建一個 QuartusII工程，將其命名為 Clockcircut 。第 2步：建立各功能模塊（計數(shù)器、分頻器及 7段數(shù)碼管）的 VHDL文件，并 分別將它們設(shè)置成頂層文件，進(jìn)行編譯和仿真。（1）模為24的計數(shù)器 VHDL代碼：2）模為6的計數(shù)器 VHDL 代碼：3）模為10的計數(shù)器 VHDL代碼：4)7段數(shù)碼管的 VHDL 代碼：5)50M分頻的分頻器 VHDL 代碼：第3步：語法檢查通過后直接生成符號第4步：采用圖形編輯器，將幾個模塊連接