《FPGA技術(shù)與應(yīng)用》課程教學(xué)大綱

1、FPGA 技術(shù)與應(yīng)用課程教學(xué)大綱 課程代碼： 0806603064 課程名稱： FPGA 技術(shù)與應(yīng)用 英文名稱： Technology and Application of FPGA 總 學(xué) 時(shí)： 40 講課學(xué)時(shí)： 30 上機(jī)學(xué)時(shí)： 10 學(xué) 分： 2.5 適用對(duì)象：測(cè)控技術(shù)與儀器專業(yè) 先修課程：電路原理、模擬電子技術(shù)、數(shù)字電子技術(shù)、微機(jī)原理及應(yīng)用 一、課程性質(zhì)、目的和任務(wù) 本課程是測(cè)控技術(shù)與儀器專業(yè)的一門專業(yè)選修課程 , 是一門實(shí)踐性很強(qiáng)的課程。 通過本 課程的學(xué)習(xí) , 使學(xué)生在了解 FPGA 內(nèi)部結(jié)構(gòu)原理的基礎(chǔ)上 , 掌握應(yīng)用硬件描述語言 VHDL 進(jìn)行 數(shù)字系統(tǒng)設(shè)計(jì)的方法， 掌握基于開發(fā)

2、工具 QuartusII 的數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)過程， 培養(yǎng)學(xué)生具備 一定的 FPGA 系統(tǒng)或者硬件系統(tǒng)開發(fā)知識(shí)，能夠進(jìn)行初步的基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)， 為以后從事基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì)和開發(fā)打下基礎(chǔ)。 二、教學(xué)基本要求 本課程主要講授基于大規(guī)?？删幊踢壿嬓酒?FPGA 進(jìn)行數(shù)字邏輯系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的方 法。要求掌握的主要內(nèi)容有： 1大規(guī)?？删幊踢壿嬈骷?FPGA 的內(nèi)部結(jié)構(gòu)、芯片資源及其代表產(chǎn)品； 2掌握 VHDL 硬件描述語言的程序結(jié)構(gòu)、數(shù)據(jù)類型、基本描述語句和描述方式； 3掌握 FPGA 開發(fā)工具 QuartusII 的使用方法以及基于 QuartusII 的編程、編譯、適配

3、、 時(shí)序仿真、配置下載等開發(fā)過程。 4通過實(shí)驗(yàn)掌握基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)方法。 三、教學(xué)內(nèi)容及要求 1可編程邏輯器件概述 先介紹 FPGA 的歷史和發(fā)展趨勢(shì)以及它在電子、嵌入式等專業(yè)領(lǐng)域內(nèi)的地位和作用,給 學(xué)生頭腦中形成一個(gè)整體印象。了解可編程器件的的發(fā)展、分類、典型結(jié)構(gòu)，熟悉大規(guī)?？?編程邏輯芯片 CPLD/FPGA 及其主流產(chǎn)品。 2 FPGA CPLD 結(jié)構(gòu)與應(yīng)用 主要介紹幾類常用的大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)和工作原理。對(duì) CPLD 的乘積項(xiàng)原 理和 FPGA 的查找表原理分別進(jìn)行剖析。最后介紹相關(guān)的編程下載和測(cè)試技術(shù)。 3 VHDL 設(shè)計(jì)初步 通過數(shù)個(gè)簡(jiǎn)單、完整而典型的 VHD

4、L 設(shè)計(jì)示例，使學(xué)生初步了解用 VHDL 表達(dá)和設(shè)計(jì) 電路的方法，并對(duì)由此而引出的 VHDL 語言現(xiàn)象和語句規(guī)則能逐步趨向系統(tǒng)的了解。 4 QuartusII 應(yīng)用向?qū)?通過實(shí)例，詳細(xì)介紹基于 QuartusII 的 VHDL 文本輸入設(shè)計(jì)流程，包括設(shè)計(jì)輸入、綜合、 適配、仿真測(cè)試和編程下載等方法，以及 QuartusII 包含的一些有用的測(cè)試手段，最后介紹原 理圖輸入設(shè)計(jì)方法。 5. VHDL設(shè)計(jì)進(jìn)階 介紹一些新的實(shí)例及相關(guān)的 VHDL語法知識(shí)，使學(xué)生進(jìn)一步了解 VHDL語言現(xiàn)象和語 句規(guī)則的特點(diǎn)，以及應(yīng)用 VHDL表達(dá)與設(shè)計(jì)電路的方法。 6 .宏功能模塊與IP應(yīng)用 Altera提供了可參數(shù)

5、化的宏功能模塊和LPM函數(shù)，并基于 Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè) 計(jì)，使得設(shè)計(jì)的效率和可靠性得到了很大的提高?？梢愿鶕?jù)實(shí)際電路的設(shè)計(jì)需要， 選擇LPM 庫中的適當(dāng)模塊，并為其設(shè)定適當(dāng)?shù)膮?shù)，滿足設(shè)計(jì)的需要。本章通過一些示例介紹LPM 宏功能模塊與IP核的使用方法。 7.有限狀態(tài)機(jī)設(shè)計(jì) 介紹使用VHDL設(shè)計(jì)有限狀態(tài)機(jī)一般性程序結(jié)構(gòu)；介紹狀態(tài)機(jī)的實(shí)用程序設(shè)計(jì)、狀態(tài) 編碼方法以及非法狀態(tài)排除技術(shù)。 & VHDL程序結(jié)構(gòu)與規(guī)則 介紹VHDL的基本程序結(jié)構(gòu)，包括實(shí)體、結(jié)構(gòu)體、進(jìn)程、庫和子程序等主要語句結(jié)構(gòu)， 要求掌握VHDL可綜合程序設(shè)計(jì)的基本程序結(jié)構(gòu)。重點(diǎn)了解進(jìn)程語句結(jié)構(gòu)及其運(yùn)行特點(diǎn)。 9. VH

6、DL基本語句與仿真 簡(jiǎn)要介紹VHDL編程的3種描述風(fēng)格；介紹 VHDL仿真方法、目的和延時(shí)模型、簡(jiǎn)介 VHDL程序綜合概念與可綜合的要求，介紹時(shí)序電路和組合電路的設(shè)計(jì)要點(diǎn)和方法。 10. 設(shè)計(jì)優(yōu)化和時(shí)序分析 分析資源優(yōu)化、速度優(yōu)化的常用方法，介紹QuartusII中優(yōu)化設(shè)置與優(yōu)化設(shè)計(jì)方法、以及 時(shí)序分析方法。 11工程實(shí)例分析：基于 FPGA的多功能交通信號(hào)控制器設(shè)計(jì) 要求：通過該工程實(shí)例的詳細(xì)介紹，讓學(xué)生掌握典型FPGA應(yīng)用系統(tǒng)的設(shè)計(jì)方法，為 以后從事FPGA方面的開發(fā)工作打下基礎(chǔ)。 12.綜合性、設(shè)計(jì)性實(shí)驗(yàn) 由于本課程是一實(shí)踐性很強(qiáng)，且軟硬件設(shè)計(jì)密切結(jié)合的課程，所以安排了較多的實(shí)驗(yàn)內(nèi) 容，

7、實(shí)驗(yàn)總學(xué)時(shí)為10。具體實(shí)驗(yàn)內(nèi)容根據(jù)具體實(shí)驗(yàn)裝置再確定。 四、實(shí)踐環(huán)節(jié) 本課程上機(jī)實(shí)驗(yàn)共 10學(xué)時(shí)。 序號(hào) 實(shí)驗(yàn)名稱 學(xué)時(shí) 實(shí)驗(yàn)性質(zhì) 1 基于VHDL的簡(jiǎn)單組合與時(shí)序電路設(shè)計(jì) 2 基礎(chǔ)性實(shí)驗(yàn) 2 QuartusII原理圖設(shè)計(jì) 2 設(shè)計(jì)性實(shí)驗(yàn) 3 數(shù)控分頻器設(shè)計(jì) 2 設(shè)計(jì)性實(shí)驗(yàn) 4 正弦波形信號(hào)發(fā)生器設(shè)計(jì) 2 設(shè)計(jì)性實(shí)驗(yàn) 5 電子琴控制系統(tǒng)設(shè)計(jì) 2 綜合性實(shí)驗(yàn) 五、課外習(xí)題及課程討論 為達(dá)到本課程的教學(xué)基本要求，課外應(yīng)布置適量的習(xí)題。 六、教學(xué)方法與手段 本課程采用板書、PPT與結(jié)合課堂討論進(jìn)行教學(xué)。 七、各教學(xué)環(huán)節(jié)學(xué)時(shí)分配 章節(jié)（或內(nèi)容） 講課 習(xí)題課 討論課 實(shí)驗(yàn) 上機(jī) 其它 合計(jì) 可編程邏輯

8、器件概述 2 2 FPGA / CPLD結(jié)構(gòu)與應(yīng)用 2 2 VHDL設(shè)計(jì)初步 5 5 Quartusll應(yīng)用向?qū)?2 2 4 VHDL設(shè)計(jì)進(jìn)階 4 2 6 宏功能模塊與IP應(yīng)用 3 3 有限狀態(tài)機(jī)設(shè)計(jì) 3 2 5 VHDL程序結(jié)構(gòu)與規(guī)則 3 2 5 VHDL基本語句與仿真 2 2 設(shè)計(jì)優(yōu)化和時(shí)序分析 2 2 4 工程實(shí)例分析 2 2 合計(jì) 30 10 40 八、考核方式 本課程考核采用期末閉卷筆試和平時(shí)成績相結(jié)合。其中期末筆試占 70%，實(shí)驗(yàn)成績占 20%，平時(shí)成績占10%。平時(shí)成績中，出勤、作業(yè)、課堂測(cè)驗(yàn)、學(xué)習(xí)主動(dòng)性等構(gòu)成。 九、推薦教材和教學(xué)參考書 教 材：EDA技術(shù)與Verilog HD

9、L，潘松等編，清華大學(xué)出版社，2010年。 參考書：EDA技術(shù)與應(yīng)用（第 2版），江國強(qiáng)主編，電子工業(yè)出版社，2007年。 大綱制訂人：王東霞 大綱審定人：黃家才 制訂日期：2010年6月 FPGA技術(shù)與應(yīng)用課程實(shí)驗(yàn)教學(xué)大綱 一、實(shí)驗(yàn)教學(xué)目標(biāo)與基本要求 FPGA技術(shù)與應(yīng)用實(shí)驗(yàn)是FPGA技術(shù)與應(yīng)用課程的實(shí)踐環(huán)節(jié)。本實(shí)驗(yàn)課的任務(wù) 是使學(xué)生對(duì)所學(xué)當(dāng)前主流FPGA器件結(jié)構(gòu)原理、基本組成、接口功能等有一個(gè)感性的認(rèn)識(shí)； 掌握應(yīng)用硬件描述語言 VHDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)描述的方法，掌握基于開發(fā)工具Quartusll的 自動(dòng)化、測(cè)控系統(tǒng)的設(shè)計(jì)開發(fā)過程，提高學(xué)生實(shí)際動(dòng)手能力以及分析和解決問題的能力，以 適應(yīng)現(xiàn)代電

10、子技術(shù)發(fā)展需求，提高學(xué)生對(duì)數(shù)字系統(tǒng)的研發(fā)能力。 二、本實(shí)驗(yàn)課程的基本理論與實(shí)驗(yàn)技術(shù)知識(shí) 本實(shí)驗(yàn)是以大規(guī)模可編程邏輯芯片F(xiàn)PGA為核心的軟硬件結(jié)合的專業(yè)實(shí)驗(yàn)，在實(shí)驗(yàn)過程 中，注意掌握用硬件描述語言VHDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的基本理論、基本知識(shí)和基本技能， 結(jié)合外圍硬件系統(tǒng)進(jìn)行軟件編程，為將來工作打下基礎(chǔ)。 三、實(shí)驗(yàn)方法、特點(diǎn)與基本要求 利用實(shí)驗(yàn)室FPGA系統(tǒng)實(shí)驗(yàn)平臺(tái)，按實(shí)驗(yàn)具體要求編出相應(yīng)匯編程序，記錄并分析調(diào) 試數(shù)據(jù)結(jié)果，以實(shí)現(xiàn)實(shí)驗(yàn)?zāi)繕?biāo)。 四、實(shí)驗(yàn)主要儀器設(shè)備 實(shí)驗(yàn)室FPGA實(shí)驗(yàn)平臺(tái)。 五、實(shí)驗(yàn)項(xiàng)目的設(shè)置與內(nèi)容提要 序 號(hào) 實(shí)驗(yàn)項(xiàng)目 內(nèi)容提要 實(shí)驗(yàn) 學(xué)時(shí) 實(shí)驗(yàn) 類型 每組 人數(shù) 實(shí)驗(yàn) 要求 1 基于VHDL的簡(jiǎn)單組合與時(shí) 序電路設(shè)計(jì) 2 演示 2 必做 2 QuartusII原理圖設(shè)計(jì) 2 設(shè)計(jì) 2 必做 3 數(shù)控分頻器設(shè)計(jì) 2 設(shè)計(jì) 2 必做 4 正弦波形信號(hào)發(fā)生器設(shè)計(jì) 2 設(shè)計(jì) 2 必做 5 電子琴控制系統(tǒng)設(shè)計(jì) 2 綜合 2 必做 六、實(shí)驗(yàn)報(bào)告要求 每次實(shí)驗(yàn)提交實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告由數(shù)據(jù)的原始記錄和分析以及實(shí)驗(yàn)小節(jié)等環(huán)節(jié)組成。 七、考核方式與成績?cè)u(píng)