同步電路設(shè)計(jì)中CLOCKSKEW的分析

1、司步電路設(shè)計(jì) CLOCK SKEW 分析 作者：康軍黃克勤張嗣忠 摘 要：Clock shew是數(shù)字集成電路設(shè)計(jì)中一個(gè)重要的因素。本文比較 了在同步電路設(shè)計(jì)中Ociock shew和非Ociock shew時(shí)鐘分布對(duì)電路性能的影 響，分析了通過(guò)調(diào)整時(shí)鐘樹(shù)中 CLOCK SKEW改善電路性能的方法，從而說(shuō)明非 Ociock shew時(shí)鐘分布是如何提高同步電路運(yùn)行的最大時(shí)鐘頻率的。 關(guān)鍵詞：clock shew ;同步電路；時(shí)鐘樹(shù)；時(shí)鐘信號(hào) 1引言 在當(dāng)前的數(shù)字集成電路設(shè)計(jì)中，同步電路占了很大部分。所謂同步電路， 也就是電路中的數(shù)據(jù)鎖存是由一個(gè)或多個(gè)分布在全電路中的時(shí)鐘信號(hào)來(lái)控制的。 同步電路中包

2、含三種主要結(jié)構(gòu)：組合電路、時(shí)序電路和時(shí)鐘分布網(wǎng)絡(luò)。組合電路 用來(lái)實(shí)現(xiàn)各種邏輯計(jì)算；時(shí)序電路作為存儲(chǔ)單元，用來(lái)存儲(chǔ)由時(shí)序電路計(jì)算得到 的邏輯值；時(shí)鐘分布網(wǎng)絡(luò)的作用是向整個(gè)電路中的時(shí)序邏輯提供正確的時(shí)鐘信 號(hào)，以達(dá)到使整個(gè)電路正確運(yùn)行的目的。同步電路中這三種結(jié)構(gòu)之間的關(guān)系可用 圖1來(lái)表示。 卜 =- i iMflW.grn 論文 可以看出，時(shí)鐘網(wǎng)絡(luò)在同步系統(tǒng)中的作用非常重要,正確的時(shí)鐘網(wǎng)絡(luò)可以 避免在同步電路中出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)及邏輯錯(cuò)誤。 只有保證到達(dá)各個(gè)時(shí)序單元（包括 寄存器、鎖存器）的時(shí)鐘信號(hào)的時(shí)序是正確的，才能保證時(shí)序單元在每個(gè)時(shí)鐘周 期鎖存得到正確的邏輯值，從而保證整個(gè)電路功能的正確。 當(dāng)前比

3、較流行的時(shí)鐘分布網(wǎng)絡(luò)是一種樹(shù)形結(jié)構(gòu) （以下簡(jiǎn)稱時(shí)鐘樹(shù)，見(jiàn)圖2）。 rlocjs I WftCQin 論 tt免費(fèi)進(jìn)行H底 2 CLOCK SKEW問(wèn)題的提出 由于時(shí)鐘信號(hào)要提供給整個(gè)電路的時(shí)序單元，從而導(dǎo)致時(shí)鐘線非常長(zhǎng)，并構(gòu) 成分布式RC網(wǎng)絡(luò)。它的延時(shí)與時(shí)鐘線的長(zhǎng)度及被時(shí)鐘線驅(qū)動(dòng)的時(shí)序單元的負(fù)載 電容、個(gè)數(shù)有關(guān)，由于時(shí)鐘線長(zhǎng)度及負(fù)載不同，會(huì)導(dǎo)致時(shí)鐘信號(hào)到達(dá)相鄰兩個(gè)時(shí) 序單元的時(shí)間不同，于是產(chǎn)生所謂的 CLOCK SKEW C2o 圖3所示是為一條局部路徑，R1 R2為兩個(gè)寄存器，C1和C2來(lái)自同一個(gè)時(shí) 鐘源，時(shí)鐘信號(hào)沿時(shí)鐘樹(shù)到達(dá)寄存器 R1和R2的延遲時(shí)間分別為Tci和Tc2,用Ts kew表

4、示它們之間的 CLOCK SKEW則有TskewlTci-Tc?。當(dāng)C1比C2后到時(shí)，Tskew為正， 當(dāng)C1比C2先到時(shí)，Tskew為負(fù)。 FH旦4釘合邏密_舉R2出. EL =Ci * Ci f I Wgih 論文 :丄將免費(fèi)“進(jìn)疔對(duì)底 在時(shí)鐘樹(shù)中應(yīng)如何合理安排CLOCK SKEW才能使電路工作在最優(yōu)性能狀態(tài) 呢？ 以下我們以邊沿觸發(fā)的觸發(fā)器作為時(shí)序單元，來(lái)討論CLOCK SKEW問(wèn)題。 為方便討論，先介紹幾個(gè)和觸發(fā)器有關(guān)的概念。 （1）Setup Time （ Ts）：觸發(fā)器建立時(shí)間。即要求數(shù)據(jù)端信號(hào)在時(shí)鐘信號(hào) 觸發(fā)沿到來(lái)之前提前到達(dá)的最小時(shí)間，以保證時(shí)鐘信號(hào)到來(lái)時(shí)數(shù)據(jù)端信號(hào)能被正 確鎖

5、存。 （2）Hold Time（ Th）：保持時(shí)間。即要求在時(shí)鐘信號(hào)觸發(fā)沿到來(lái)之后，數(shù) 據(jù)端信號(hào)仍然維持的最小時(shí)間，以保證數(shù)據(jù)能被正確鎖存。 （3）DCq：時(shí)鐘端到觸發(fā)器輸出端 Q的延時(shí)。它表示在時(shí)鐘觸發(fā)沿來(lái)到之后 輸入端數(shù)據(jù)被鎖存并通過(guò)觸發(fā)器的時(shí)間（假設(shè)輸入端數(shù)據(jù)在這之前已經(jīng)穩(wěn)定）。 3對(duì)同步電路中CLOCK SKE的分析 F面我們?nèi)砸詧D3中的電路為例。假設(shè)圖中組合邏輯電路部分的延時(shí)為Dp， 時(shí)鐘周期為Tcp。通過(guò)以下推導(dǎo)，可以得出 Tskew要滿足兩個(gè)條件： （1）第K個(gè)時(shí)鐘周期的時(shí)鐘信號(hào)到達(dá) R1的時(shí)間為KTp+Tci,第K+1個(gè)時(shí)鐘 周期的時(shí)鐘信號(hào)到達(dá)R2的時(shí)間為（K+1）Tcp+仏。

6、第K個(gè)時(shí)鐘周期數(shù)據(jù)信號(hào)經(jīng)R1 鎖存后到達(dá)R2數(shù)據(jù)端的時(shí)間為KTp+Tci+Dq+D?？紤]到建立時(shí)間（Ts）的要求， 這個(gè)時(shí)間應(yīng)比第K+1個(gè)時(shí)鐘周期的時(shí)鐘信號(hào)到達(dá) R2的時(shí)間提前Ts，所以有下式： 一 T 4 n,十 A W aK 一 J 療:；F 7；-7 化S疳那列： 7“ W 一 % -耳 一 7； （2）考慮到保持時(shí)間（Th）的要求，第K個(gè)時(shí)鐘周期數(shù)據(jù)信號(hào)經(jīng)R1鎖存后到達(dá) R2數(shù)據(jù)端的時(shí)間應(yīng)比第K個(gè)時(shí)鐘信號(hào)到達(dá)R2的時(shí)間晚Th,有下式： 匚匸：一 7；亠八 -H上K7；, - 7； 一 丁 71 -h, - 7, 要使電路正常運(yùn)行，相鄰兩個(gè)觸發(fā)器之間的 CLOCK SKEW須滿足以上式（

7、2）、 式（4）兩式。當(dāng)式（2）不滿足時(shí)，稱發(fā)生了 setup violation ，參見(jiàn)圖4；當(dāng) 式（4）不滿足時(shí)，稱發(fā)生了 hold violation ，參見(jiàn)圖5。 從以上兩式可以看出，當(dāng)發(fā)生了 setup violation時(shí)可以通過(guò)延長(zhǎng)時(shí)鐘周期 （Tcp），即降低系統(tǒng)頻率來(lái)解決；而當(dāng)發(fā)生了 hold violation 時(shí)，電路一定無(wú) 法正確工作，即使增加時(shí)鐘周期也無(wú)法改善。因此 hold violatio n 是一定要避 免的。 式（2）、（ 4）兩式?jīng)Q定了在給定 系統(tǒng)時(shí)鐘頻率的情況下，相鄰兩個(gè)觸發(fā)器 （或鎖存器）之間CLOCK SKEWS足的范圍。通過(guò)合理插入時(shí)鐘樹(shù)來(lái)使得時(shí)鐘 信

8、號(hào)幾乎同時(shí)到達(dá)所有觸發(fā)器，從而相鄰觸發(fā)器之間的CLOCK SKEW0 （或接 近0）。 M W.com論文 tt晁費(fèi)8進(jìn)行到底 、y (r is? _ 廠 屮 7. :JU則炯 Ml fiw. Sc * 1，卄 com 論 3C tt免費(fèi)邈行劉 HK I* JtZl IVJ fl W*co（n 論文 特免費(fèi)勢(shì)進(jìn)存fW -p _：: X_ _ % 尹* E ： / 1 h*心*9*:皆 + f _iyjflW.com 論又 4對(duì)CLOCK SKE的優(yōu)化方法 圖6所示為兩條相鄰路徑?，F(xiàn)利用它來(lái)說(shuō)明如何通過(guò)優(yōu)化CLOCK SKEW改 善電路性能。 圖中各個(gè)觸發(fā)器的DCq （時(shí)鐘到輸出端延時(shí)）都為2n

9、s, R1和R2之間的組合 邏輯1和連線延時(shí)共為6ns，R2和R3之間的組合邏輯2和連線延時(shí)共為10ns。 因?yàn)楹笳叽笥谇罢撸訰2到R3之間的路徑為關(guān)鍵路徑。如果 C1, C2, C3同 時(shí)到達(dá)各個(gè)觸發(fā)器（在時(shí)鐘樹(shù)中的延時(shí)都為 5ns），即CLOCK SKEWO,貝W鐘 可以達(dá)到的最高頻率是由關(guān)鍵路徑?jīng)Q定，為 1/ （10+2） =83MHz 通過(guò)調(diào)整這三個(gè)時(shí)鐘信號(hào)到達(dá)各個(gè)觸發(fā)器的CLOCK SKEW我們可以提高這一最高頻率。具體方法為設(shè)法減小時(shí)鐘信號(hào)到達(dá) R2觸發(fā)器的延時(shí)，使之等于3. 5ns,即時(shí)鐘到達(dá)R2的時(shí)間比到達(dá)R3的時(shí)間少1.5ns （C2先于C3到達(dá)觸發(fā)器）。 這樣就給了 R

10、2和R3之間的信號(hào)傳輸以更多的時(shí)間。則此時(shí)最高頻率可達(dá)到 1/ （10+2-1.5）=95MHz系統(tǒng)的頻率性能提高了 14% d R1 -04紐合邏輪I亠R2 -Q組合邏輯R3 1J Cl 石f IW心論文 仏旳舟悴牡酸社 M免費(fèi)務(wù)進(jìn)行到底 注意：調(diào)整后的CLOCK SKEW須要滿足上面的式（2）、（ 4）。 同樣是圖6,如果假設(shè)R1和R2之間的組合邏輯1和連線延時(shí)共為10ns； R 2和R3之間的組合邏輯2和連線延時(shí)共為6ns。則當(dāng)CLOCK SKEW0時(shí)，時(shí)鐘 頻率最高為83MHz但當(dāng)增加時(shí)鐘信號(hào)到達(dá) R2觸發(fā)器的延時(shí)，使之等于6.5ns 后，最高時(shí)鐘頻率仍舊可以提高至 95MHz 由以上

11、分析可知，合理的安排關(guān)鍵路徑中相鄰觸發(fā)器的CLOCK SKEW可以 大幅度提高整個(gè)電路的最高工作頻率，從而優(yōu)化電路的性能。 基于當(dāng)前數(shù)字集成電路設(shè)計(jì)中插入時(shí)鐘樹(shù)的的形式， 可以通過(guò)在時(shí)鐘樹(shù)中選 用不同尺寸的CLOCK BUFFER改變時(shí)鐘信號(hào)到達(dá)觸發(fā)器的延時(shí)，從而改變CLOC K SKEW勺方法來(lái)優(yōu)化電路的時(shí)序，使電路工作在最優(yōu)性能。下表列出了某種特 定工藝下不同尺寸的CLOCK buffer應(yīng)的延時(shí)情況。 i bdfier 尺 i H = buffer If* flW.coiii 論又 通過(guò)選用較小尺寸的CLOCK BUFFER一方面可以增加時(shí)鐘的延時(shí)來(lái)改變 CL OCK SKEW還可以減小

12、功耗。 5結(jié)論 插入時(shí)鐘樹(shù)時(shí)設(shè)法使時(shí)鐘信號(hào)同時(shí)到達(dá)芯片上所有觸發(fā)器（或CLOCK SKEW 基本等于0）,雖然可以保證整個(gè)電路正確工作，但卻不一定使電路工作在最優(yōu) 性能下。針對(duì)具體的路徑延時(shí)，特別是關(guān)鍵路徑的延時(shí)，合理地調(diào)整時(shí)鐘信號(hào)到 達(dá)各個(gè)觸發(fā)器（或鎖存器）的時(shí)序，也就是合理調(diào)整CLOCK SKEW可以大幅度 提高電路的工作頻率。 本文只對(duì)同步電路中只有一個(gè)時(shí)鐘源的情況下， CLOCK SKEW問(wèn)題進(jìn)行了 分析，這種分析同樣適用于當(dāng)前SOC設(shè)計(jì)中多時(shí)鐘域的情況，只要針對(duì)每個(gè)時(shí)鐘 信號(hào)分別運(yùn)行以上分析方法進(jìn)行 CLOCK SKEW優(yōu)化即可。 參考文獻(xiàn) 1 lvan S.Kortev,Eby G

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