電子技術基礎數(shù)字部分(第五版)(康華光)課件

1、5 . 鎖存器和觸發(fā)器,5.1 雙穩(wěn)態(tài)存儲單元電路 5.2 鎖存器 5.3 觸發(fā)器的電路結構和工作原理 5.4 觸發(fā)器的邏輯功能,1. 掌握SR、D鎖存器的邏輯功能； 2. 掌握 SR 觸發(fā)器、JK 觸發(fā)器、D 觸發(fā)器及 T 觸發(fā)器的邏輯功能，掌握觸發(fā)器邏輯功能表示方法功能表、特性方程、狀態(tài)圖、波形圖，掌握觸發(fā)器功能轉換的方法； 3. 理解鎖存器、觸發(fā)器的電路結構、工作原理和動態(tài)特性。,教學要求,概述,時序邏輯電路 工作特征：時序邏輯電路工作特點是任意時刻的輸出狀態(tài)不僅與該當前的輸入信號有關，而且與此前電路的狀態(tài)有關。即具有記憶功能。 結構特征：由組合邏輯電路和存儲電路組成，電路中存在反饋。

2、鎖存器和觸發(fā)器是構成時序邏輯電路的基本邏輯單元。,5.1 雙穩(wěn)態(tài)存儲單元電路,雙穩(wěn)態(tài)的概念：只有兩種穩(wěn)定的狀態(tài)(0，1)，在外作用下，可以從一個穩(wěn)定狀態(tài)變化到另一個穩(wěn)定狀態(tài)。,5.1.1 雙穩(wěn)態(tài)的概念,1. 電路結構 最基本的雙穩(wěn)態(tài)電路如圖所示,5.1.2 雙穩(wěn)態(tài)存儲單元電路,反饋,Q端的狀態(tài)定義為電路輸出狀態(tài)。,電路有兩個互補的輸出端Q和,5.1 雙穩(wěn)態(tài)存儲單元電路,2. 邏輯狀態(tài)分析,1,1,0,0,0狀態(tài),1,1,0,0,1狀態(tài),在兩種穩(wěn)定狀態(tài)中，輸出Q和 總是互補的； 電路只存在兩種可以長期保持的穩(wěn)定狀態(tài)，故稱雙穩(wěn)態(tài)電路； 電路具有記憶1位二進制數(shù)據(jù)的功能。,5.1 雙穩(wěn)態(tài)存儲單元電路

3、,5.1.2 雙穩(wěn)態(tài)存儲單元電路,5.2.1 SR 鎖存器,1. 基本SR鎖存器 基本SR鎖存器如圖所示,邏輯符號,電路說明： 兩個互補的輸出端Q和 兩個輸入端R、S R- Reset 為置0端（復位端） S- Set 為置1端 （置位端） 現(xiàn)態(tài)：R、S信號作用前Q端的狀態(tài)，現(xiàn)態(tài)用Qn表示，可簡寫為Q。 次態(tài)：R、S信號作用后Q端的狀態(tài)，次態(tài)用Qn+1 表示。 邏輯表達式：,5.2 鎖存器,狀態(tài)方程:,工作原理,. R = 0、S = 0,0,1,0,1,0,0,0,0,0 0,0,0,0 0,1,1,保持,可以看出：R、S信號=1有效，當R、S信號都無效，狀態(tài)保持不變。,5.2 鎖存器,5.

4、2.1 SR 鎖存器,工作原理,. R = 1、S = 0,0,1,0,1,0,0,1,1,1 0,0,0,1,0,1 0,1,1,0,0,置0,R信號有效，置0。 信號消失后，記憶0,5.2 鎖存器,5.2.1 SR 鎖存器,工作原理,. R = 0、S = 1,0,1,0,1,0,0,1,1,0 1,0,1,1,0,0 1,1,1,0,1,置1,S信號有效，置1。 信號消失后，記憶1,5.2 鎖存器,5.2.1 SR 鎖存器,工作原理,. R = 1、S = 1,0,1,0,1,1,1 1,0,？,1,0,1 1,1,0,？,不允許,1,1,0,0,不允許R、S信號同時有效。,R、S信號都

5、有效后同時撤銷，狀態(tài)不確定。,5.2 鎖存器,5.2.1 SR 鎖存器,基本SR鎖存器工作原理小結 . 輸入信號高電平為有效電平 . R=0 S=0 都無效 保持不變 . R=1有效 置0 Q=0 . S=1有效 置1 Q=1 . 不允許S、R同時有效 輸入信號約束條件：SR=0 波形圖如圖 S=1，置1， R=1，置0，,RS鎖存器功能表,S撤銷后仍為1,R撤銷后仍為0,5.2 鎖存器,5.2.1 SR 鎖存器,用與非門構成的基本SR鎖存器,邏輯符號,邏輯圖,RS鎖存器功能表,5.2 鎖存器,5.2.1 SR 鎖存器,利用基本RS鎖存器消去機械開關的振動,機械開關K閉合時， vO=0，但由于

6、振動，開關一會兒閉合，一會兒斷開，使得 vO在幾十ms內，時=0，時=1。,幾十ms,5.2 鎖存器,5.2.1 SR 鎖存器,消去機械開關的振動電路如圖,當開關由A到B，S=0 R=1 vO=1,若振動S=1，R S=11，vO=1不變,當開關由B到 A ，R=0 S=1 vO=0,若振動R=1，R S=11，vO=0不變,vO,vB,vA,振動R S=11或10，vO=1,振動R S=11或01，vO=0,A,B,5.2 鎖存器,輸出沒有時=0時=1現(xiàn)象,5.2.1 SR 鎖存器,2. 邏輯門控SR鎖存器 基本RS鎖存器，鎖存器狀態(tài)直接受輸入信號RS控制，一旦輸入信號變化，鎖存器狀態(tài)隨之發(fā)

7、生變化。 實際應用中，要求鎖存器按一定的時間節(jié)拍動作，輸入信號的作用受到使能信號E的控制。為此設計如圖邏輯門控SR鎖存器。,邏輯符號,電路結構,5.2 鎖存器,5.2.1 SR 鎖存器,2. 邏輯門控SR鎖存器,簡單SR鎖存器,使能信號控制門電路,封鎖概念,從另一個角度看：L = 1有效，B：控制信號，A：輸入信號。 B=0，L=0(無效)， 門被封鎖，輸入信號不能通過； B=1，L=A ，門被打開，輸入信號能通過。,E=0，G3、G4門被封鎖， Q3=Q4 =0，鎖存器狀態(tài)不變； E=1，G3、G4門被打開， Q3=S ，Q4=R，鎖存器狀態(tài)隨輸入信號R、S變化而變化。與簡單SR鎖存器功能一

8、致。,5.2 鎖存器,5.2.1 SR 鎖存器,2. 邏輯門控SR鎖存器 例5.2.3 門控SR鎖存器波形如圖，初始Q = 0，畫出Q3、Q4 、Q和 的波形。,5.2 鎖存器,解：E=0，Q3=Q4 =0，狀態(tài)不變； E=1，Q3=S=0 ，Q4=R=1，Q=0； E=1，Q3=S=1 ，Q4=R=0，Q=1；,5.2.1 SR 鎖存器,5.2.2 D 鎖存器,1. 邏輯門控D鎖存器,邏輯符號,電路結構,門控SR鎖存器,E=0，Q3=Q4 =0，狀態(tài)不變； E=1，D=0，S=0 ，R=1，Q=0； E=1，D=1，S=1 ，R=0，Q=1； E=1，Q=D。,D鎖存器小結 E=1，Q=D；

9、 E=0，Q保持不變； Q保持前瞬間的D端的邏輯值，即E的，鎖存器鎖存D端邏輯值； D鎖存器無約束條件。,輸入信號D,5.2 鎖存器,5.2.2 D 鎖存器,2. 傳輸門控D鎖存器,電路結構,C=E，,E=0， TG1斷，TG2通， 狀態(tài)保持不變。,E=1， TG1通，TG2斷， Q=D,傳輸門控D鎖存器，其邏輯功能、邏輯符號與邏輯門控D鎖存器一致。,5.2 鎖存器,例5.2.4 傳輸門控D鎖存器的E、D的波形如下圖所示，鎖存器的原始狀態(tài)為Q = 0，試畫出Q和 的波形。,E=0， 狀態(tài)不變； E=1， Q=D；,5.2.2 D 鎖存器,5.2 鎖存器,5.2.2 D 鎖存器,3. D鎖存器的

10、動態(tài)特性 定時圖：表示電路動作過程中，對各輸入信號的時間要求以及輸出對輸入信號的響應時間。 D鎖存器定時圖如圖。,建立時間tSU：D應在E之前建立，才能保證正確鎖存， tSU表示D對E最少時間提前量； 保持時間tH：在E后D不能立即撤除， tH表示E后D需保留時間； 脈沖寬度tW：為了保證Q=D，E=1的最小時間； 傳輸延遲時間tPLH和tPHL：在D和 E共同作用后，Q端最大響應時間。 tPLH指Q從01的最大響應時間， tPHL指Q從10的最大響應時間。,5.2 鎖存器,5.2.2 D 鎖存器,4. 典型集成電路74HC373 八D鎖存器,Q7,核心電路是8個傳輸門控D鎖存器。 LE=1，

11、Qi = Di 每一個D鎖存器輸出都帶三態(tài)門。 OE=1，輸出高阻； OE=0，Qi = Qi,74HC373內部邏輯圖,74373功能： LE=1時數(shù)據(jù)輸入，在LE鎖存； OE = 0時，輸出。,5.2 鎖存器,5.2.2 D 鎖存器,4. 典型集成電路74HC373 八D鎖存器,74HC/HCT373的功能表,L*和H*表示門控電平LE由高變低之前瞬間Dn的邏輯電平。,5.2 鎖存器,八D鎖存器74HC373應用,5.2.2 D 鎖存器,5.2 鎖存器,單片機AT89C51 P0口作為低8位地址總線及數(shù)據(jù)總線分時復用。采用74LS373作為地址鎖存器。 AT89C51先輸出ALE=1，接著

12、P0口輸出低8位地址，再ALE=0，將低8位地址在74LS373中鎖存，74LS373輸出的低8位地址，與P2口輸出的高8位地址組成16位地址。 然后P0口作8位數(shù)據(jù)總線使用。,1,0 0 1 1 0 1 1 1,0 0 1 1 0 1 1 1,0,鎖存器與觸發(fā)器 共同點：具有0 和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。,不同點： 鎖存器：對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。 觸發(fā)器：對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。,5.3 觸發(fā)器的電路結構和工作原理,觸發(fā)器三種結構：主從、維持阻塞和

13、利用傳輸延遲觸發(fā)器。,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,主從觸發(fā)器設計思想 采用主、從兩個鎖存器 CP=0，主鎖存器使能； Q=D，但Q不變。 CP=1，從鎖存器使能 Q=Q ， Q不變； Q已經(jīng)不變了，所以Q=時的Q，而時的Q是= 到來前的D。 結論：Q僅僅在CP信號到達時變化，= 到達前瞬間的D信號。,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,1. 工作原理 主從D觸發(fā)器電路結構如圖 CP=0 TG1通，TG2斷， TG3斷，TG4通， CP=1 TG1斷，TG2通， TG3通，TG4斷，,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)

14、器,1. 工作原理 CP=0 TG1通，TG2斷， TG3斷，TG4通， CP=1 TG1斷，TG2通， TG3通，TG4斷，,CP=0期間,主鎖存器隨D變化 Q=D，,從鎖存器保持不變；,CP瞬間,主鎖存器保持上升沿前時狀態(tài)，,從鎖存器變化 Q=Q；,CP=1期間,主鎖存器保持不變；,從鎖存器 Q=Q，也不變；,結論：觸發(fā)器狀態(tài)Q僅僅取決于CP信號上升沿到達前瞬間的D信號。,D,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,1. 工作原理 CP=0，CP=1期間，觸發(fā)器狀態(tài)不變； 觸發(fā)器狀態(tài)Q變化發(fā)生在CP瞬間，狀態(tài)Q取決于CP信號上升沿到達前瞬間的D信號。 有效沿到來前，觸發(fā)

15、器狀態(tài)為現(xiàn)態(tài)，用Qn ( Q )表示；有效沿到來后，觸發(fā)器狀態(tài)為次態(tài)，用Qn+1 表示，它又是下一個有效沿的現(xiàn)態(tài)。 D觸發(fā)器特性方程： Qn+1 =D,CP,D,Q,1,2,3,主從D觸發(fā)器波形如圖,現(xiàn)態(tài),次態(tài),5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,2. 典型集成電路 74HC74 是雙D觸發(fā)器，D觸發(fā)器的邏輯圖如圖,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,2. 典型集成電路 74HC74 RD=SD=1 ，無效 與原分析的主從D觸發(fā)器電路一致。,1,1,0,0,分析 RD 、SD作用 RD ：直接復位端 SD ：直接置位端 低電平有效 在正常工作前由

16、RD 、SD給出一個確定的狀態(tài)。,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,2. 典型集成電路,若 RD =0 、SD =1 ，Q = 0，Q = 1， 若 RD =1 、SD =0 ，Q = 1，Q = 0， RD =0 、SD =0 ，Q = 0， Q = 0，不允許；約束條件 RD+ SD =1。 正常工作時， RD =1 、SD =1,1,0,1,0,0,1,0,1,直接復位、置位端的作用與CP無關，故又叫異步復位、置位端。,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,2. 典型集成電路 74HC74 雙D觸發(fā)器邏輯符號如圖 兩個相互獨立的D觸發(fā)器 前

17、綴為1，表示第一個觸發(fā)器； 前綴為2，表示第二個觸發(fā)器； C1、C2 表示上升沿有效。,5.3 觸發(fā)器的電路結構和工作原理,5.3.1 主從觸發(fā)器,2. 典型集成電路,直接復位、置位,正常工作,5.3 觸發(fā)器的電路結構和工作原理,5.3.2 維持阻塞觸發(fā)器,1.工作原理 維持阻塞D觸發(fā)器邏輯電路如圖 由3個與非門構成的基本RS鎖存器組成。,響應輸入D和CP信號,根據(jù) S、R確定觸發(fā)器的狀態(tài),5.3 觸發(fā)器的電路結構和工作原理,5.3.2 維持阻塞觸發(fā)器,1.工作原理 . CP=0 G2、G3門被封鎖， Q2=Q3 =1， 鎖存器狀態(tài)Q不變； Q3、Q2 的反饋信號將G4、G1門打開， Q4=D

18、，Q1 =D 在CP=0期間，D信號進入觸發(fā)器，為觸發(fā)器刷新做好準備。,0,1,1,D,5.3 觸發(fā)器的電路結構和工作原理,5.3.2 維持阻塞觸發(fā)器,1.工作原理 . CP G2、G3門被打開， Q2、Q3狀態(tài)由Q1、Q4 確定， Q2=D，Q3 =D D=0，R=0，S=1，Q=0； D=1，R=1，S=0，Q=1； 即：CP，Qn+1=D 觸發(fā)器的狀態(tài)按此前D的邏輯值刷新。,0,1,1,D,1,D,D,5.3 觸發(fā)器的電路結構和工作原理,5.3.2 維持阻塞觸發(fā)器,1.工作原理 . CP=1 Q2、Q3狀態(tài)不受D影響保持不變，即Q保持不變； Q=1情況分析 Q2=0， G1、G3門封鎖

19、置1維持線維持Q2=0 ， 即維持置1 信號 置0阻塞線使Q3=1 ， 阻塞D輸入來的置0信號。 同理可分析Q=0的情況。,1,1,0,0,1,置1維持線,1,置0 阻塞線,置0維持線置1 阻塞線,0,1,1,0,1,典型集成電路74LS74邏輯功能和符號都與74HC74完全相同。,5.3 觸發(fā)器的電路結構和工作原理,5.3.4 觸發(fā)器的動態(tài)特性,觸發(fā)器的動態(tài)特性反映其觸發(fā)器對輸入信號和時鐘信號間的時間要求，以及輸出狀態(tài)對時鐘信號響應的延遲時間。 以D觸發(fā)器為例,建立時間tSU：D應在CP之前建立并保持不變， tSU表示D對CP最少時間提前量； 保持時間tH：在CP之后D需保留時間； 脈沖寬度

20、tW：為了保證可靠觸發(fā)，CP高電平的最小時間；,傳輸延遲時間tPLH和tPHL： CP至新狀態(tài)穩(wěn)定建立的傳輸延遲時間。 tPLH指Q從01的延遲時間， tPHL指Q從10的延遲時間。 最高觸發(fā)頻率fcmax：允許CP的最高頻率。,5.4 觸發(fā)器的邏輯功能,觸發(fā)器邏輯功能：次態(tài)與現(xiàn)態(tài)、輸入信號之間的邏輯關系。 觸發(fā)器的次態(tài)不僅僅與當前輸入信號有關，而且與當前狀態(tài)有關。 觸發(fā)器邏輯功能描述方式：特性表、特性方程、狀態(tài)圖、波形圖等。 說明：邏輯功能與電路結構是不同概念，例如主從D觸發(fā)器與維持阻塞D觸發(fā)器邏輯功能相同，電路結構不同。 按照觸發(fā)器邏輯功能，通常分為D、JK、T、SR觸發(fā)器。,D觸發(fā)器,J

21、K觸發(fā)器,T觸發(fā)器,SR觸發(fā)器,需要說明的是，實際中同樣存在下降沿觸發(fā)的觸發(fā)器,5.4 觸發(fā)器的邏輯功能,5.4.1 D 觸發(fā)器,1.特性表,2.特性方程 Qn+1=D,3.狀態(tài)圖,D=0,D=1,D=1,D=0,CP,D,Q,1,2,3,4.波形圖,5.4 觸發(fā)器的邏輯功能,1.特性表,說明：J、K高電平有效 J： 置1端 K：置0端,功能說明 保持 置0 置1 翻轉 保持 置0 置1 翻轉,5.4.2 JK 觸發(fā)器,2.特性方程從特性表得到,0,0,1,1,1,0,1,0,+,Qn+1 =,特性方程：,3.狀態(tài)圖,J=0， K=,J=1，K=,J=， K=0,J=，K=1,5.4 觸發(fā)器的

22、邏輯功能,5.4.2 JK 觸發(fā)器,例5.4.1 設下降沿觸發(fā)的JK觸發(fā)器時鐘脈沖和J、K信號的波形如圖所示試畫出輸出端Q的波形。設觸發(fā)器的初始狀態(tài)為0。,Q,現(xiàn)態(tài),次態(tài),5.4 觸發(fā)器的邏輯功能,5.4.3 T 觸發(fā)器,1.特性表,T=0，保持；T=1，翻轉,2.特性方程,3.狀態(tài)圖,T=0,T=1,T=0,T=1,4. T 觸發(fā)器 T觸發(fā)器的T端固定接高電平， 就構成T 觸發(fā)器。 時鐘脈沖作用一次，觸發(fā)器翻轉一次。,T 觸發(fā)器邏輯符號,JK觸發(fā)器J、K端連接在一起，就構成T觸發(fā)器。,5.4 觸發(fā)器的邏輯功能,5.4.4 SR 觸發(fā)器,1.特性表,說明：SR高電平有效 S：置1端，R：置0端 不允許SR同時有效,2.特性方程從特性表得到,0,1,0,d,1,1,0,d,S,+,Qn+1= S,RQ,特性方程：,約束方程： R S = 0,3.狀態(tài)圖,S=0， R=,S=1，R=0,S=， R=0,S=0，R=1,5.4 觸發(fā)器的邏輯功能,觸發(fā)器功能表便于理解和記憶，分析JK觸發(fā)器功能表。,功能表不把現(xiàn)態(tài)Q列在輸入一起，而在次態(tài)Qn+1