EDA考試復習題

1、EDA技術與項目訓練課程試題庫選擇題 EDA試題1. 一個項目的輸入輸出端口是定義在 A 。 A. 實體中 B. 結構體中 C. 任何位置 D. 進程體 2. 描述項目具有邏輯功能的是 B 。 A. 實體 B. 結構體 C. 配置 D. 進程 3. 關鍵字ARCHITECTURE定義的是 A 。A. 結構體 B. 進程 C. 實體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時要求 C 。A.文件名和實體可不同名 B.文件名和實體名無關 C. 文件名和實體名要相同 D. 不確定 5. 1987標準的VHDL語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D

2、. 不敏感 6. 關于1987標準的VHDL語言中，標識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數字開頭 D.任何字符都可以 7. 關于1987標準的VHDL語言中，標識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標準的標識符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標準的標識符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合1987VHDL標準的標識符是 C 。 A.

3、a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標準的標識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL語言中變量定義的位置是 D 。 A. 實體中中任何位置 B. 實體中特定位置 C. 結構體中任何位置 D. 結構體中特定位置 13. VHDL語言中信號定義的位置是 D 。 A. 實體中任何位置 B. 實體中特定位置 C. 結構體中任何位置 D. 結構體中特定位置14. 變量是局部量可以寫在 B 。 A. 實體中 B. 進程中 C. 線粒體 D. 種子體中 15. 變量和信號的描述正確的是 A 。

4、A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是= D. 二者沒有區(qū)別 16. 變量和信號的描述正確的是 B 。 A. 變量可以帶出進程 B. 信號可以帶出進程 C. 信號不能帶出進程 D. 二者沒有區(qū)別17. 關于VHDL數據類型，正確的是 D 。 A. 數據類型不同不能進行運算 B. 數據類型相同才能進行運算 C. 數據類型相同或相符就可以運算 D. 運算與數據類型無關 18. 下面數據中屬于實數的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19. 下面數據中屬于位矢量的是 D 。A. 4.2 B. 3 C. 1 D. “11011” 20. 關于

5、VHDL數據類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數據 D. 前面三個答案都是錯誤的 21. 可以不必聲明而直接引用的數據類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號1 B. 弱信號0 C. 沒有這個定義 D. 初始值 24. 使用STD_LOGIG_1164使用的數據類型時

6、B 。 A.可以直接調用 B.必須在庫和包集合中聲明 C.必須在實體中聲明 D. 必須在結構體中聲明 25. 關于轉化函數正確的說法是 。 A. 任何數據類型都可以通過轉化函數相互轉化 B. 只有特定類型的數據類型可以轉化 C. 任何數據類型都不能轉化 D. 前面說法都是錯誤的 26. VHDL運算符優(yōu)先級的說法正確的是 C 。 A. 邏輯運算的優(yōu)先級最高 B. 關系運算的優(yōu)先級最高 C. 邏輯運算的優(yōu)先級最低 D. 關系運算的優(yōu)先級最低 27. VHDL運算符優(yōu)先級的說法正確的是 A 。 A. NOT的優(yōu)先級最高 B. AND和NOT屬于同一個優(yōu)先級 C. NOT的優(yōu)先級最低 D. 前面的說

7、法都是錯誤的 28. VHDL運算符優(yōu)先級的說法正確的是 D 。 A. 括號不能改變優(yōu)先級 B. 不能使用括號 C. 括號的優(yōu)先級最低 D. 括號可以改變優(yōu)先級 29. 如果a=1,b=0，則邏輯表達式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關于關系運算符的說法正確的是 。 A. 不能進行關系運算 B. 關系運算和數據類型無關 C. 關系運算數據類型要相同 D. 前面的說法都錯誤 31. 轉換函數TO_BITVECTOR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉換為BIT_VECTOR B. 將R

8、EAL轉換為BIT_VECTOR C. 將TIME轉換為BIT_VECTOR D. 前面的說法都錯誤 32. VHDL中順序語句放置位置說法正確的是 。 A.可以放在進程語句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語句的是 B 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35. EDA的中文含義是 A 。 A. 電子設計自動化 B. 計算機輔助計算 C. 計算機輔助教學 D.

9、 計算機輔助制造 36. 可編程邏輯器件的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場可編程門陣列的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術的PLD器件中允許編程次數最多的是 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 。 A. 網絡供應商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在EDA中，IP的中文含義是 。 A.網絡供應商 B.在系統(tǒng)編程 C.沒有特定意義 D.知識產權核41. EPF10

10、K20TC144-4具有多少個管腳 A 。 A. 144個 B. 84個 C. 15個 D. 不確定 42. EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 44. 執(zhí)行下列語句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO

11、2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A“11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯誤原因是 A 。A.信號聲明缺少分號 B.錯將設計文件存入了根目錄，并將其設定成工程C. 設計文件的文件名與實體名不一致 D.程序中缺少關鍵詞

12、。46. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯誤原因是 A 。A.表達式寬度不匹配 B.錯將設計文件存入了根目錄，并將其設定成工程C.設計文件的文件名與實體名不一致。 D.程序中缺少關鍵詞。47. MAX+PLUSII的設計文件不能直接保存在 B 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個公司的軟件 A 。 A. ALTERA B. ATMEL C. LATT

13、ICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個VHDL設計中Idata是一個信號，數據類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。 D 。 A.idata = “00001111”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata = B”21”;52. 在VHDL語言中，下列對時鐘邊沿檢測描述中，

14、錯誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then53. 下面對利用原理圖輸入設計方法進行數字電路系統(tǒng)設計的描述中，那一種說法是不正確的。 。 A.原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B.原理圖輸入設計方法一般是一種自底向上的設計方法；C.原理圖輸入設計方法無法對電路進行功能描述；D.原理圖輸入設計方法也可進行層次化設計。54. 在一個VHDL設計中id

15、ata是一個信號，數據類型為integer，數據范圍0 to 127，下面哪個賦值語句是正確的。 C 。 A.idata := 32; B.idata = 16#A0#; C.idata set project to current file B. assignpin/location chipC. nodeenter node from SNF D. filecreate default symbol61. 在EDA工具中，能將硬件描述語言轉換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: Cant

16、 open VHDL “WORK” 其錯誤原因是 B 。A. 錯將設計文件的后綴寫成.tdf，而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。63. 在VHDL的CASE語句中，條件句中的“=”不是操作符號，它只相當與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A fileset project to current fileBnodeenter node from SNFC assignpin/location chipD fil

17、ecreate default symbol65. 下列關于信號的說法不正確的是 C 。A . 信號相當于器件內部的一個數據暫存節(jié)點。B. 信號的端口模式不必定義，它的數據既可以流進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結果只有第一次賦值起作用。D. 信號在整個結構體內的任何地方都能適用。66. 下面哪一個可以用作VHDL中的合法的實體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其錯誤原因

18、是 A 。A. 錯將設計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。68. 下列關于變量的說法正確的是 A 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL中

19、,為目標變量賦值符號是 D 。A. =:B. =C. =D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數為 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCE

20、SS結構內部是由 B 語句組成的。A. 順序B. 順序和并行C. 并行D.任何75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設計的電路進行仿真。A.Creat Default SymbolB.CompilerC.Simulator D.Programmer76. 在VHDL中，PROCESS本身是 C 語句。A. 順序B.順序和并行C.并行D.任何77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化語句中，用 D 符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP（）中的信號名關聯(lián)起來。A. =B

21、. :=C. 79.在VHDL中，含WAIT語句的進程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 可以B.不能C. 必須D. 有時可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產生一個元件符號的主要作用是 D 。A. 綜合B. 編譯C. 仿真D.被高層次電路設計調用81.在MAX+PLUSII工具軟件中，完成網表提取、數據庫建立、邏輯綜合、邏輯分割、適配、延時網表提取和編程文件匯編等操作，并檢查設計文件是否正確的過程稱為 。A. 編輯B. 編譯C. 綜合D. 編程82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL Design File “mux

22、21” must contain an entity of the same name其錯誤原因是 C 。A. 錯將設計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。 C. 設計文件的文件名與實體名不一致。 D. 程序中缺少關鍵詞。83. 執(zhí)行下列語句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A“1

23、1011011” B.“00110100” C. “11011001” D. “00101100” 84. 綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系不是唯一的。 D. 綜合是純軟件的轉換過程，與器件硬件結構無關；85. 關于VHDL中的數字，請找出

24、以下數字中數值最小的一個： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下對于進程PROCESS的說法，正確的是： C 。A. 進程之間可以通過變量進行通信 B. 進程內部由一組并行語句來描述進程功能C. 進程語句本身是并行語句 D.一個進程可以同時描述多個時鐘信號的同步時序邏輯87. 進程中的信號賦值語句，其信號更新是 。A.按順序完成； B.比變量更快完成；C.在進程的最后完成； D.以上都不對。88關于VHDL中的數字，請找出以下數字中最大的一個： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E1

25、89 VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，結構體描述 。A器件外部特性； B器件的內部功能；C器件的綜合約束；D、器件外部特性與內部功能。90下列標識符中， B 是不合法的標識符。A. State0B. 9moonC. Not_Ack_0D. signal91在VHDL中，IF語句中至少應有1個條件句，條件句必須由 表達式構成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能將信息帶出對它定義的當前設計單元。A. 信號B. 常量C. 數據D. 變量93.在VHDL中，為定義的信號賦初值，應該

26、使用_D_ 符號。A. =：B. =C. :=D. =94.在VHDL中，一個設計實體可以擁有一個或多個 D A. 設計實體B. 結構體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A“11011011” B.“00110100” C. “11011001” D. “00101100” 96. 在VH

27、DL的IEEE標準庫中，預定義的標準邏輯位STD_LOGIC的數據類型中是用 表示的。 A小寫字母和數字 B. 大寫字母數字 C.大或小寫字母和數字 D. 全部是數字 97. 執(zhí)行MAX+PLUSII的 A 命令，可以為設計電路建立一個元件符號。Acreate default symbol B. simulator C. compiler D. timing analyzer 98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標準庫中，預定義的標準邏輯數據STD_LOGIC有 C 種邏輯值。A

28、 2 B. 3 C. 9 D. 8 100.一個能為VHDL綜合器接受，并能作為一個獨立的設計單元的完整的VHDL程序成為 。A 設計輸入 B. 設計輸出 C. 設計實體 D. 設計結構 一、填空題(本大題共10小題，每空1分，共20 分)1一般把EDA技術的發(fā)展分為MOS時代、CMOS時代和ASIC三個階段。2EDA設計流程包括設計輸入、設計實現(xiàn)、實際設計檢驗和下載編程四個步驟。3EDA設計輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機輸入。4時序仿真是在設計輸入完成之后，選擇具體器件并完成布局、布線之后進行的時序關系仿真,因此又稱為功能仿真。5VHDL的數據對象包括變量、常量和信號，它們是用

29、來存放各種類型數據的容器。6圖形文件設計結束后一定要通過仿真，檢查設計文件是否正確。7以EDA方式設計實現(xiàn)的電路設計文件，最終可以編程下到FPGA和CPLD 芯片中，完成硬件設計和驗證。8MAX+PLUS的文本文件類型是（后綴名）.VHD。9在PC上利用VHDL進行項目設計，不允許在根目錄下進行，必須在根目錄為設計建立一個工程目錄。10VHDL源程序的文件名應與實體名相同，否則無法通過編譯。二、選擇題：(本大題共5小題，每小題3分，共15 分)。11 在EDA工具中，能完成在目標系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器 B.綜合器 C.適配器 D.下載器12 在執(zhí)行MAX+PLUS的（d

30、）命令，可以精確分析設計電路輸入與輸出波形間的延時量。A .Create default symbolB. SimulatorC. Compiler D.Timing Analyzer13VHDL常用的庫是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行語句又是串行語句的是（C ）A.變量賦值 B.信號賦值 C.PROCESS語句 D.WHENELSE語句15在VHDL中，用語句（D ）表示clock的下降沿。A.clockEVENT B.clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=0

31、三、名詞解釋題:（本大題共3題，每小題3分，共計9分）16 EDA: 電子設計自動化17VHDL和FPGA: 超高速硬件描述語言現(xiàn)場可編程門陣列1.一個項目的輸入輸出端口是定義在（A）1-5 ACDCD 6-10 CCACAA. 實體中；.B. 結構體中；C. 任何位置；D. 進程中。2. MAXPLUS2中編譯VHDL源程序時要求(C)A. 文件名和實體可以不同名；B. 文件名和實體名無關；C. 文件名和實體名要相同；D. 不確定。3. VHDL語言中變量定義的位置是(D)A. 實體中中任何位置；B. 實體中特定位置；C. 結構體中任何位置；D. 結構體中特定位置。4.可以不必聲明而直接引用

32、的數據類型是(C)A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。5. MAXPLUS2不支持的輸入方式是(D)A 文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。6.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結構與工作原理的描述中，正確的是(C)A. FPGA全稱為復雜可編程邏輯器件；B. FPGA是基于乘積項結構的可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D. 在Altera公司生產的器件中，MAX7000系列屬FPGA結構。7.下面不屬于順序語句的是(C)A. IF語

33、句；B. LOOP語句；C. PROCESS語句；D. CASE語句。8. VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，實體體描述的是(A)A. 器件外部特性；B. 器件的內部功能；C. 器件的綜合約束；D. 器件外部特性與內部功能。9. 進程中的信號賦值語句，其信號更新是(C)A. 按順序完成；B. 比變量更快完成；C. 在進程的最后完成；D. 都不對。10. 嵌套使用IF語句，其綜合結果可實現(xiàn)：(A)A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。一、選擇題：（20分）1、下列是EDA技術應用時涉及

34、的步驟：A. 原理圖/HDL文本輸入; B. 適配; C. 時序仿真; D. 編程下載; E. 硬件測試; F. 綜合請選擇合適的項構成基于EDA軟件的FPGA / CPLD設計流程：A _F_ _B_ _C_ D _E_2、PLD的可編程主要基于A. LUT結構 或者 B. 乘積項結構：請指出下列兩種可編程邏輯基于的可編程結構：FPGA 基于 _A_CPLD 基于 _B_3、在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機編碼方式 適合于 _B_ 器件；4、下

35、列優(yōu)化方法中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關鍵路徑優(yōu)化單項選擇題：1、綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中，_D_是錯誤的。A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網表文件；B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，并且這種映射關系不是唯一的。 D. 綜合是純軟件的轉換過程，與器件硬件結構無關；2、嵌套的IF語

36、句，其綜合結果可實現(xiàn)_D_。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路3、在一個VHDL設計中Idata是一個信號，數據類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata 10 THENQ1 0);- 置零ELSEQ1 = Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q = Q1;END bhv;2. 下面是一個多路選擇器的VHDL描述，試補充完整。LIBRA

37、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ELSE B;END bhv;三、VHDL程序改錯仔細閱讀下列程序，回答問題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOG