CPU引腳信號與工作模式.ppt

1、4.3 8086/8088 CPU的引腳信號 和工作模式,主要內(nèi)容 最小模式下的基本引腳和總線形成 最小模式下的總線時(shí)序,4.3.1 8086/8088的引腳信號和總線形成,外部特性表現(xiàn)在其引腳信號上，學(xué)習(xí)時(shí)請?zhí)貏e關(guān)注以下幾個(gè)方面： 引腳的功能 信號的流向 有效電平 三態(tài)能力,指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示,信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的,起作用的邏輯電平 高、低電平有效 上升、下降邊沿有效,輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài),4.3.1.1 8086/8088的兩種工作模式,兩種工作模式構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng) 最小工作模式 系統(tǒng)

2、中只有8086/8088一個(gè)微處理器。 所有的總線控制信號都直接由8086/8088產(chǎn)生。 最大工作模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，系統(tǒng)中包含兩個(gè)或多個(gè)微處理器，其中8086/8088是主處理器，其他的處理器稱為協(xié)處理器。和8086/8088配合使用的協(xié)處理器主要有兩個(gè)：數(shù)值運(yùn)算協(xié)處理器8087和輸入/輸出協(xié)處理器8089。 8086/8088和總線控制器8288等共同形成總線控制信號,4.3.1.1 8086/8088的兩種工作模式（續(xù),兩種模式利用MN/MX*引腳區(qū)別 MN/MX*接高電平為最小工作模式 MN/MX*接低電平為最大工作模式 兩種模式下的內(nèi)部操作并沒有區(qū)別 IBM PC/XT采

3、用最大模式 本節(jié)以最小模式展開基本原理,8088的引腳圖,4.3.1.2 最小模式的引腳信號,數(shù)據(jù)和地址引腳 讀寫控制引腳 中斷請求和響應(yīng)引腳 總線請求和響應(yīng)引腳 其它引腳,1. 數(shù)據(jù)和地址引腳,AD7AD0（Address/Data） 地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài) 在訪問存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7A0 其他時(shí)間用于傳送8位數(shù)據(jù)D7D0,1. 數(shù)據(jù)和地址引腳（續(xù)1,A15A8（Address） 中間8位地址引腳，輸出、三態(tài) 這些引腳在訪問存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15A8,1. 數(shù)據(jù)和地址引腳（續(xù)

4、2,A19/S6A16/S3（Address/Status） 地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài) 這些引腳在訪問存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19A16 在訪問外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無效 其他時(shí)間輸出狀態(tài)信號S6S3,2. 讀寫控制引腳,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效 ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7AD0和A19/S6A16/S3正在傳送地址信息 由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來,2. 讀寫控制引腳（續(xù)1,IO/M（Input and Output/Me

5、mory） I/O或存儲(chǔ)器訪問，輸出、三態(tài) 該引腳輸出高電平時(shí)，表示CPU將訪問I/O端口，這時(shí)地址總線A15A0提供16位I/O口地址 該引腳輸出低電平時(shí)，表示CPU將訪問存儲(chǔ)器，這時(shí)地址總線A19A0提供20位存儲(chǔ)器地址,2. 讀寫控制引腳（續(xù)2,WR（Write） 寫控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口 RD（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù),2. 讀寫控制引腳（續(xù)3,IO/M、WR和RD是最基本的控制信號 組合后，控制4種基本的總線周期,2. 讀寫控制引腳（續(xù)4,READY 存儲(chǔ)器

6、或I/O口就緒，輸入、高電平有效 在總線操作周期中，8088 CPU會(huì)在第3個(gè)時(shí)鐘周期的前沿測試該引腳 如果測到高有效，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期 如果測到無效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測READY信號，有效則進(jìn)入第4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw,2. 讀寫控制引腳（續(xù)5,DEN（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動(dòng) DT/R（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號表明當(dāng)前總線上數(shù)據(jù)的流向 高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送）

7、 低電平時(shí)數(shù)據(jù)輸入CPU（接收,2. 讀寫控制引腳（續(xù)6,SS0（System Status 0） 最小模式模式下的狀態(tài)輸出信號 它與IO/M和DT/R一道，通過編碼指示CPU在最小模式下的8種工作狀態(tài)： 1. 取指5. 中斷響應(yīng) 2. 存儲(chǔ)器讀6. I/O讀 3. 存儲(chǔ)器寫7. I/O寫 4. 過渡狀態(tài)8. 暫停,3. 中斷請求和響應(yīng)引腳,INTR（Interrupt Request） 可屏蔽中斷請求，輸入、高電平有效 有效時(shí)，表示請求設(shè)備向CPU申請可屏蔽中斷 該請求的優(yōu)先級別較低，并可通過關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對中斷請求進(jìn)行屏蔽,3. 中斷請求和響應(yīng)引腳（續(xù)1,

8、INTA（Interrupt Acknowledge） 可屏蔽中斷響應(yīng)，輸出、低電平有效 有效時(shí)，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號，以便通知外設(shè)他們的中斷請求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號送到數(shù)據(jù)總線,3. 中斷請求和響應(yīng)引腳（續(xù)2,NMI（Non-Maskable Interrupt） 不可屏蔽中斷請求，輸入、上升沿有效 有效時(shí)，表示外界向CPU申請不可屏蔽中斷 該請求的優(yōu)先級別高于INTR，并且不能在CPU內(nèi)被屏蔽 當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過他向CPU申請不可屏蔽中斷服務(wù),主機(jī)與外設(shè)進(jìn)行數(shù)據(jù)交換通常

9、采用可屏蔽中斷 不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障,4. 總線請求和響應(yīng)引腳,HOLD 總線保持（即總線請求），輸入、高電平有效 有效時(shí)，表示總線請求設(shè)備向CPU申請占有總線 該信號從有效回到無效時(shí)，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán),DMA控制器等主控設(shè)備通過HOLD申請 占用系統(tǒng)總線（通常由CPU控制,4. 總線請求和響應(yīng)引腳（續(xù)1,HLDA（HOLD Acknowledge） 總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效 有效時(shí)，表示CPU已響應(yīng)總線請求并已將總線釋放 此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求

10、設(shè)備可以順利接管總線 待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán),5. 其它引腳,RESET 復(fù)位請求，輸入、高電平有效 該信號有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開始工作 8088復(fù)位后CS0FFFFH、IP0000H，所以程序入口在物理地址0FFFF0H,5. 其它引腳（續(xù)1,CLK（Clock） 時(shí)鐘輸入 系統(tǒng)通過該引腳給CPU提供內(nèi)部定時(shí)信號。8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHz,5. 其它引腳（續(xù)2,Vcc 電源輸入，向CPU提供5V電源 GND 接地，向CPU提供參考地電平 MN/MX（Minimum/Maximu

11、m） 模式選擇，輸入 接高電平時(shí)，8088引腳工作在最小模式；反之，8088工作在最大模式,5. 其它引腳（續(xù)3,TEST 測試，輸入、低電平有效 該引腳與WAIT指令配合使用 當(dāng)CPU執(zhí)行WAIT指令時(shí)，他將在每個(gè)時(shí)鐘周期對該引腳進(jìn)行測試：如果無效，則程序踏步并繼續(xù)測試；如果有效，則程序恢復(fù)運(yùn)行 也就是說，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止 在使用協(xié)處理器8087時(shí)，通過引腳和WAIT指令，可使8088與8087的操作保持同步,引腳”小結(jié),CPU引腳是系統(tǒng)總線的基本信號 可以分成三類信號： 8位數(shù)據(jù)線：D0D7 20位地址線：A0A19 控制線： ALE、IO/M、WR、RD、R

12、EADY INTR、INTA、NMI，HOLD、HLDA RESET、CLK、Vcc、GND,有問題,引腳”提問,提問之一： CPU引腳是如何與外部連接的呢？ 解答：總線形成,提問之二： CPU引腳是如何相互配合， 實(shí)現(xiàn)總線操作、控制系統(tǒng)工作的呢？ 解答：總線時(shí)序,4.3.1.3 最小模式的典型配置和總線形成,1）20位地址總線 采用3個(gè)三態(tài)地址鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng) （2）8位數(shù)據(jù)總線 采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng) （3）系統(tǒng)控制信號 由8088引腳直接提供,Intel 8286,8位雙向緩沖器 控制端連接在一起， 低電平有效 可以雙向?qū)?輸出與輸入同相,OE0，導(dǎo)通 T1 AB

13、T0 AB OE1，不導(dǎo)通,每一位都是一個(gè)雙向三態(tài)門， 8位具有共同的控制端,三態(tài)緩沖鎖存器（三態(tài)鎖存器,T,A,D Q C,B,Intel 8282,具有三態(tài)輸出的 TTL電平鎖存器 STB 電平鎖存引腳 OE 輸出允許引腳,每一位都是一個(gè)三態(tài)鎖存器， 8個(gè)三態(tài)鎖存器的控制端連在一起,4.3.1.3 最小模式的典型配置和總線形成,1） 20位地址總線的形成,采用3個(gè)8282進(jìn)行鎖存和驅(qū)動(dòng) Intel 8282是三態(tài)地址鎖存器，類似有Intel 8283和通用數(shù)字集成電路芯片373 三態(tài)輸出： 輸出控制信號有效時(shí)，允許數(shù)據(jù)輸出； 無效時(shí)，不允許數(shù)據(jù)輸出，呈高阻狀態(tài) 鎖存器的輸出能夠跟隨輸入變化

14、,2） 8位數(shù)據(jù)總線的形成,采用數(shù)據(jù)收發(fā)器8286進(jìn)行雙向驅(qū)動(dòng) Intel 8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel 8287、通用數(shù)字集成電路245等 另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個(gè)常用的雙4位三態(tài)單向緩沖器,3） 系統(tǒng)控制信號的形成,由8088引腳直接提供 因?yàn)榛镜目刂菩盘?088引腳中都含有 例如：IO/M、WR、RD等 其它信號的情況看詳圖,4.3.1.4 最大模式的引腳定義,8088的數(shù)據(jù)/地址等引腳在最大模式與最小模式時(shí)相同 有些控制信號不相同，主要是用于輸出操作編碼信號，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號：

15、S2、S1、S0 3個(gè)狀態(tài)信號 LOCK總線封鎖信號 QS1、QS0指令隊(duì)列狀態(tài)信號 RQ/GT0、RQ/GT12個(gè)總線請求/同意信號,4.3.1.5 最大模式的典型配置和總線形成,系統(tǒng)地址總線 采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244 系統(tǒng)數(shù)據(jù)總線 通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動(dòng) 系統(tǒng)控制總線 主要由總線控制器8288形成 MEMR*、MEMW*、IOR*、IOW*、INTA,4.3.2 8088的總線時(shí)序,時(shí)序（Timing）是指信號高低電平(有效或無效)變化及相互間的時(shí)間順序關(guān)系。 總線時(shí)序描述CPU引腳如何實(shí)現(xiàn)總線操作 CPU時(shí)序決定系統(tǒng)各部件間的同步

16、和定時(shí),什么是總線操作,4.3.2 8088的總線時(shí)序（續(xù)1,總線操作是指CPU通過總線對外的各種操作 8088的總線操作主要有： 存儲(chǔ)器讀、I/O讀操作 存儲(chǔ)器寫、I/O寫操作 中斷響應(yīng)操作 總線請求及響應(yīng)操作 CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對外操作的空閑狀態(tài)Ti 描述總線操作的微處理器時(shí)序有三級： 指令周期 總線周期 時(shí)鐘周期,什么是指令、總線和時(shí)鐘周期,4.3.2 8088的總線時(shí)序（續(xù)2,指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個(gè)指令周期 總線周期是指CPU通過總線操作與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換的過程 8088的基本總線周

17、期需要4個(gè)時(shí)鐘周期 4個(gè)時(shí)鐘周期編號為T1、T2、T3和T4 總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)” 時(shí)鐘周期的時(shí)間長度就是時(shí)鐘頻率的倒數(shù) 當(dāng)需要延長總線周期時(shí)需要插入等待狀態(tài)Tw,何時(shí)有總線周期,演示,4.3.2 8088的總線時(shí)序（續(xù)3,任何指令的取指階段都需要存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫總線周期 只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期 CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線周期,如何實(shí)現(xiàn)同步,4.3.2 8088的總線時(shí)序（續(xù)4

18、,總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵 CPU總線周期采用同步時(shí)序： 各部件都以系統(tǒng)時(shí)鐘信號為基準(zhǔn) 當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器） CPU與外設(shè)接口常采用異步時(shí)序，它們通過應(yīng)答聯(lián)絡(luò)信號實(shí)現(xiàn)同步操作,4.3.2.1 最小模式的總線時(shí)序,本節(jié)展開微處理器最基本的4種總線周期 存儲(chǔ)器讀總線周期 存儲(chǔ)器寫總線周期 I/O讀總線周期 I/O寫總線周期,存儲(chǔ)器寫總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,I/O寫總線周期,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,存儲(chǔ)器讀總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號RD* T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)