[碩士論文精品]基于fpga的逆變器控制芯片研究

I摘要逆變控制器的發(fā)展經(jīng)歷從分立元件的模擬電路到以專用微處理芯片DSP/MCU為核心的電路系統(tǒng)并從數(shù)?；旌想娐愤^渡到純數(shù)字控制的歷程但是通用微處理芯片是為一般目的而設計存在一定局限為此近幾年來逆變器專用控制芯片ASIC實現(xiàn)技術的研究越來越受到關注已成為逆變控制器發(fā)展的新方向之一本文利用一個成熟的單相電壓型PWM逆變器控制模型圍繞逆變器專用控制芯片ASIC的實現(xiàn)技術依次對專用芯片的系統(tǒng)功能劃分硬件算法全系統(tǒng)的硬件設計及優(yōu)化流水線操作和并行化芯片運行穩(wěn)定性等問題進行了初步研究首先引述了單相電壓型PWM逆變器連續(xù)時間和離散時間的數(shù)學模型以及基于極點配置的單相電壓型PWM逆變器電流內(nèi)環(huán)電壓外環(huán)雙閉環(huán)控制系統(tǒng)的設計過程同時給出了仿真結(jié)果仿真表明此系統(tǒng)具有很好的動靜態(tài)性能并且具有自動限流功能提高了系統(tǒng)的可靠性緊接著分析了FPGA器件的特征和結(jié)構(gòu)在給出本芯片應用目標的基礎上制定了FPGA目標器件的選擇原則和芯片的技術規(guī)格完成了器件選型及相關的開發(fā)環(huán)境和工具的選取然后系統(tǒng)闡述了復雜FPGA設計的設計方法學詳細介紹了基于FPGA的ASIC設計流程概要介紹了僅使用QUARTUSII的開發(fā)流程以及MODELSIMSYNPLIFYPROQUARTUSII結(jié)合使用的開發(fā)流程在此基礎上進行了芯片系統(tǒng)功能劃分針對DDS標準正弦波發(fā)生器電壓電流雙環(huán)控制算法單元硬件PI算法單元SPWM產(chǎn)生器三角波發(fā)生器死區(qū)控制器數(shù)據(jù)流/控制流模塊等逆變器控制硬件算法/控制單元研究了它們的硬件算法完成了模塊化設計分析了全數(shù)字鎖相環(huán)的結(jié)構(gòu)和模型以此為基礎設計了一種應用于逆變器的用比例積分方法替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波用相位累加器實現(xiàn)數(shù)控振蕩器DCO功能的高精度二階全數(shù)字鎖相環(huán)DPLL分析了流水線操作等設計優(yōu)化問題并針對逆變器控制系統(tǒng)中控制系統(tǒng)算法呈多層結(jié)構(gòu)且層與層之間還有數(shù)據(jù)流聯(lián)系其執(zhí)行順序和數(shù)據(jù)流的走向較為復雜不利于直接采用流水線技術進行設計的特點提出一種全新的分層多級流水線設計技術有效地解決了復雜控制系統(tǒng)的流水線優(yōu)化設計問題本文最后對芯片運行穩(wěn)定性等問題進行了初步研究指出了設計中的競爭冒險和飽受困擾之苦的亞穩(wěn)態(tài)問題分析了產(chǎn)生機理并給出了常用的解決措施II關鍵詞逆變器FPGAASIC硬件算法流水線技術設計及優(yōu)化穩(wěn)定性IIIABSTRACTTHEINVENTERCONTROLLERCOMPOSEDBYSEPARATEDANALOGDEVICESBEFOREHASDEVELOPEDINTOANALOGDIGITALORFULLDIGITALCONTROLLERBASEDONMICROPROCESSORDSP/MCUBUTTHEMICROPROCESSORINCOMMONUSEISDESIGNEDFORGENERALPURPOSE,ITISSURETOHAVECERTAINLIMITATIONSINPASTFEWYEARS,THERESEARCHONREALIZATIONTECHNOLOGYOFAPPLICATIONSPECIFICINTEGRETEDCIRCUITASICFORINVERTERCONTROLLERHASGOTMOREANDMORESOLICITUDE,ANDHAVEBECOMETHENEWRESEARCHDIRECTIONOFINVENTERCONTROLLERTHISPAPERHASUSEDAMATUREMODELOFSINGLEPHASEVOLTAGESOURCEPWMINVERTERTOREALIZETHEASICFORINVERTERCONTROLLERWEHAVECARRIEDOUTPRELIMINARYRESEARCHONSYSTEMATICFUNCTIONPARTITION,HARDWAREALGORITHM,WHOLESYSTEMATICHARDWAREDESIGNANDOPTIMIZATION,PIPELINETECHNOLOGY,ANDOPERATIONSTABILITYOFTHECHIP,ETCFIRSTLY,THECONTINUOUSANDDISCRETEMATHEMATICALMODELSOFASINGLEPHASEVOLTAGESOURCEPWMINVERTERAREESTABLISHED,THEDESIGNMETHODBASEDONPOLEASSIGNMENTISUSEDFORDESIGNOFINVERTERVOLTAGEANDCURRENTDUALLOOPCONTROLLERATTHESAMETIME,SIMULATIONANDEXPERIMENTALHAVEBEENGIVEN,WHICHINDICATESTHATINVERTERSYSTEMSPROVIDESFASTDYNAMICRESPONSEANDNICESTATICCHARACTERISTICSANDTHEN,STRUCTUREANDTHEFEATUREOFFPGADEVICEHAVEBEENINTRODUCEDONTHEBASISOFCHIPAPPLICATIONGOALBEINGGIVEN,WEHAVEANALYZEDTHESELECTINGPRINCIPLEANDSPECIFICATIONSOFFPGA,ASWELLASTHERELATEDDEVELOPENVIRONMENTANDTOOLTHENSYSTEMATICALLYELABORATEDTHEDESIGNMETHODOLOGYOFCOMPLEXFPGADESIGNTHEDESIGNPROCESSOFASICINDETAILHAVENBEENINTRODUCEDTOOBOTHTHEDEVELOPMENTPROCESSOFUSINGTHEQUARTUSIIONLYANDTHEDEVELOPMENTPROCESSTHATCOMBINESUSINGWITHMODELSIM,SYNPLIFYPROANDQUARTUSIIHAVEBEENINTRODUCEDSUMMARILYONTHISFOUNDATION,WEHAVECARRIEDOUTTHEHARDWAREALGORITHM/CONTROLUNITSUCHASCHIPSYSTEMATICFUNCTIONPARTITION,DDSSTANDARDSINEWAVEGENERATOR,VOLTAGECURRENTDOUBLELOOPCONTROLLERALGORITHMUNIT,PIHARDWAREALGORITHMUNIT,SPWMPRODUCINGUNIT,TRIANGLEWAVEOCCURSUNITANDTHECONTROLUNITOFDEADBAND,ETCTHEIRHARDWAREALGORITHMHAVEBEENSTUDIEDWEHAVECOMPLETEDTHEMODULARDESIGNHAVENANALYZEDTHEMODELANDTHESTRUCTUREOFDIGITALPHASELOCKEDLOOPDPLL,WEIVDESIGNEDANEWHIGHACCURACYDPLLAPPLICATIONININVERTERWHICHUSEPROPORTIONINTEGRALPIMETHODREPLACINGTRADITIONALFILTER,USEPHASEACCUMULATORREALIZETHEFUNCTIONOFDIGITALCONTROLOSCILLATORDCOTHEHIGHSPEEDADVANTAGEOFFPGASOPERATIONISMADEHARDTODEMONSTRATEFORTHEINCONSEQUENCEINSTRUCTURALARRANGEMENTTHEPIPELINETECHNOLOGYHADWELLSOLVEDTHISPROBLEMWEPRESENTSANEWPIPELINEOPTIMIZATIONTECHNOLOGYOFINVENTERSCONTROLSYSTEMBASEDONFPGA,ANDCOMPLETEDTHEOPTIMIZATIONDESIGNOFTHEINVENTERCONTROLLERANALYZEDTHEDESIGNPROCESSINDETAILANDOFFEREDAKINDOFTHOUGHTFORTHEPEOPLEWHODEVOTEDTOFPGASAPPLICATIONINPOWERELECTRONICFIELDTHESIMULATIVEANDEXPERIMENTALRESULTSVERIFIEDTHECORRECTNESSFINALLY,THISPAPERHASPOINTEDOUT“RACEANDHAZARD“ASWELLAS“METASTABILITY“PROBLEM,ANALYZEDPRODUCINGMECHANISM,ANDGIVENSOMEGENERALSOLUTIONMEASURESKEYWORDSINVERTER,FPGA,ASIC,HARDWAREALGORITHM,PIPELINETECHNOLOGY,DESIGNANDOPTIMIZATION,STABILITY獨創(chuàng)性聲明本人聲明所呈交的學位論文是我個人在導師指導下進行的研究工作及取得的研究成果盡我所知除文中已經(jīng)標明引用的內(nèi)容外本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果對本文的研究做出貢獻的個人和集體均已在文中以明確方式標明本人完全意識到本聲明的法律結(jié)果由本人承擔學位論文作者簽名日期年月日學位論文版權(quán)使用授權(quán)書本學位論文作者完全了解學校有關保留使用學位論文的規(guī)定即學校有權(quán)保留并向國家有關部門或機構(gòu)送交論文的復印件和電子版允許論文被查閱和借閱本人授權(quán)華中科技大學可以將本學位論文的全部或部分內(nèi)容編入有關數(shù)據(jù)庫進行檢索可以采用影印縮印或掃描等復制手段保存和匯編本學位論文保密在_年解密后適用本授權(quán)書本論文屬于不保密請在以上方框內(nèi)打?qū)W位論文作者簽名指導教師簽名日期年月日日期年月日11緒論11電力電子技術的發(fā)展狀況著19初學原的發(fā)現(xiàn)”術得很CURRENCY1發(fā)壓發(fā)動相現(xiàn)能成人中不的“分體特是極的現(xiàn)學進個新的集成”術的進步發(fā)成能著”術”術的發(fā)新的”術著用對要的提高”術”術”術已經(jīng)體成新的交學科”術12”術是的鍵”術之是用導體應用論知分析開發(fā)實現(xiàn)對能的高的”術是”術的基礎正著高化高壓流集成化的進步發(fā)集成化的能能化型化化的特點新的作發(fā)基礎新的流流功能劃分AC/DC流DC/ACDC/DCAC/AC類在功能的實現(xiàn)很具體的流成交流的過成功能的I實現(xiàn)過的置在中是用PWMPWM的應用分下類1交流穩(wěn)2動3中的應用4新能新的的提高的流省能現(xiàn)在新及新策略的發(fā)是相輔相成相互進的新的得新的能實現(xiàn)同時新的應用反過進的發(fā)12逆變電源控制技術概述2新的高流的實現(xiàn)依賴”術的發(fā)”術的發(fā)主要體現(xiàn)在兩面高性能的想實現(xiàn)的策略3相對列的優(yōu)點助高性能實現(xiàn)FL雜的算硬用性好具高的靈性移植性實現(xiàn)網(wǎng)絡監(jiān)置真正能化高性能的現(xiàn)得成現(xiàn)實策略的發(fā)體現(xiàn)在論思想的嘗試應用在面現(xiàn)令人的”術重FL是基周期的現(xiàn)已廣泛應用的重FL的基本思想論中的內(nèi)原在重FL信號發(fā)內(nèi)的作用下進行逐周期點對應的分過對誤差的逐點補償實現(xiàn)穩(wěn)態(tài)時無靜差的果無差拍是特的的果是得調(diào)量的偏差在個樣周期內(nèi)得糾正的顯著優(yōu)點是其非同尋的快速性然其點是極點配置要的學型當?shù)南胄蛯嶋H對象型在偏差時達成在個取周期內(nèi)消除誤差的果往往取非劇烈的動作這樣不僅達不無差拍的果反會響的穩(wěn)運行瞬時內(nèi)環(huán)反饋是過負反饋反饋量接給抑反饋環(huán)所包圍的環(huán)的參動或動所引起的偏差因在中若給正瞬時值內(nèi)環(huán)能輸壓盡量接正減輸壓畸分PI是工實際中應用“廣的概念清晰容實現(xiàn)且魯棒性強P調(diào)響的穩(wěn)性分I調(diào)消除靜態(tài)誤差增穩(wěn)態(tài)同時增的相位滯PI無實現(xiàn)對正指令的無靜差跟蹤因的穩(wěn)態(tài)不容要壓流的雙環(huán)避免單環(huán)在抵抗負載動面的點同時具優(yōu)異的動靜態(tài)特性是高性能的是自身的不就是流內(nèi)環(huán)的要具寬的帶寬這就得對提很高的要DSP的速往往因用極456除的外現(xiàn)在糊神經(jīng)網(wǎng)絡在置中得廣泛的應用這兩不需依賴對象的學型能的范疇同時是基的能充分發(fā)揮的優(yōu)越性13逆變控制器發(fā)展概況3縱的發(fā)化化是的個重要的發(fā)是經(jīng)分的用DSP/MCU的過的著”術的發(fā)對的實現(xiàn)提越越高的要不在單的實現(xiàn)特功能已成個FL雜FL雜的是個思想算化實際的過同個算用不同的實現(xiàn)這運算的果能是的其運算速性很差7我用不同的實現(xiàn)實時算的FL雜下1專用DSP/MCU成算所需的2用高密FPGA或基FPGA的ASIC3專用的集成ASIC4利用現(xiàn)成的的IP專專的高速ASIC運算FPGA中NIOS/DSP用是I的的運算的步過成的指令載中然在下時的拍逐取指令分析指令行指令中的內(nèi)“線運算“是用的是專類的用因的用性不能個特的算列專用的運算且其內(nèi)“的線寬不能能過能實現(xiàn)這個特的算因其運算速受當?shù)陌l(fā)越越樣化FL雜化在時間要非的高速用無在的時間內(nèi)成要的運算現(xiàn)的DSP/MCU的越發(fā)顯性列FPGA的現(xiàn)這個問題新的作開發(fā)FPGACURRENCY1實現(xiàn)次FPGA的集成非FPGA則個則或個FPGA就實現(xiàn)非FL雜的集成分成的的FPGA則我專用硬算單專用發(fā)單信號集單集成單之成個的應用在化中化實現(xiàn)專用高速算具高的性4的相用硬連線實現(xiàn)其算快運算速實現(xiàn)真正的行算提高抗性能在集成速功能面應用需要同時助硬述CURRENCY1VHDL或VERILOGHDL對進行“的級體的用個次的硬述自下功能述開的格能對個次的述進行仿真CURRENCY1進行試成功要量FPGA的ASICFIFL成本正因年單實現(xiàn)”術的研究越越受注這專用ASIC的已成發(fā)的新之進步動的發(fā)的帶新的14專用集成電路ASIC發(fā)展及分類當會是化會集成的應用非廣泛集成自1959年在CURRENCY1得”人的速發(fā)集成個體集成在集成體集成的發(fā)經(jīng)ICSSI中ICMSIICLSIICVLSI特ICULSI位集成GSI的不同段其12年集成的工發(fā)018015已開進013009”術經(jīng)成開發(fā)具的在個鍵”術互連”術互連在018013”術中用同時集成的性能高集成高速FL功速提高4MCPU過3GHZ8集成的發(fā)進EDA的發(fā)先進的EDA已的自下的自下的ASIC專用集成是專應用或?qū)Ｓ眯枰腖SI或VLSI具體重量功FL高靠性高密性優(yōu)點ASIC的已不在導體獨師在實就的ASIC且實際應用之中這得PLD的現(xiàn)現(xiàn)列FPGA就是應用“廣泛的PLD之ASIC的分類11所9ASIC是ASIC的個重要分分兩類5ASICASICASIC列標準單PLD線性列標準單單FL密PLDPROMEPROMEEPROMPLAPALGALFL雜高密PLDEPLDFPGACPLD11ASIC的分類1ASICASIC的是特功能專的人員體的位置互線開達面利用高速快功FL的“優(yōu)化性能ASIC不僅要具的導體工”術知要具的經(jīng)的用高周期用量的ASIC2ASICASIC是型是在作好用性的單的成硬用僅僅需要功能功能之間的連接這靈性高周期提高成ASIC包列標準單是ASIC的個重要分是作用性的用過對實現(xiàn)所需要的功能其中的FPGA現(xiàn)列其配置外的EPROM或算人員載過在現(xiàn)功能實現(xiàn)所的現(xiàn)的成本FL用靈周期且高靠性FI正因得FPGA作ASIC的載體得應用發(fā)非速15本文選題意義及主要研究內(nèi)容151課題來源目的的化MCU/DSP實現(xiàn)離散的運算及6這主的依賴的性能的運算會用的CPU時間其無進行時其性能的發(fā)揮現(xiàn)算FL雜進行運算是行很算的實時性高速性用MCU會增成本FL雜FIFL其靠性FPGA的現(xiàn)這個問題新的FPGA現(xiàn)列是硬是在ASIC的基礎發(fā)的是集成FL雜“高的ASICIASIC不靈的點其他中集成相其優(yōu)點主要在很強的靈性其內(nèi)“的具體功能需要配置對的很信號的ALTERA的FLEX列CYCLONE列是FPGA的表運算具FL雜算的單信號單的選用FPGA實現(xiàn)“新開發(fā)的IPCOREIPFPGA中DSP”術的應用提范這得FPGA成級的重要選擇之FPGA的述優(yōu)點其應用在化中化實現(xiàn)高速算具高的性的相用硬連線實現(xiàn)其算快運算速實現(xiàn)真正的行算提高抗性能FPGA內(nèi)“需要配置成相環(huán)ROMRAMFIFO外圍真正實現(xiàn)的專用152意義縱的發(fā)化化是的個重要中強的同時在得的容問題用FPGA作其實現(xiàn)硬化CURRENCY1增強的抗能基FPGA實現(xiàn)的高速硬算專用的功能“獨MCU運行不用MCU/CPU時間的FPGA廣的ALTERA的NIOS列的進步集成提極的FPGA我專用硬算單專用發(fā)單信號集單集成單之成個的專用這ASIC的進步動的發(fā)的帶新的7153本文的主要研究內(nèi)容本文利用個成熟的單相壓型PWM型圍繞專用ASIC的實現(xiàn)”術主要進行下工作1建單相壓型PWM連續(xù)時間離散時間的學型及基極點配置的單相壓型PWM流內(nèi)環(huán)壓外環(huán)雙閉環(huán)的過同時給仿真果仿真表明具很好的動靜態(tài)性能且具自動流功能提高的靠性2分析FPGA的特征在給本應用標的基礎FPGA標的選擇原則的”術格成選型及相的開發(fā)環(huán)境工具的選取闡述FL雜FPGA的學詳細介紹基FPGA的ASIC流“概要介紹僅用QUARTUSII的開發(fā)流及MODELSIMSYNPLIFYPROQUARTUSII用的開發(fā)流3依次對單相壓型PWM專用ASIC的功能劃分硬算算選擇的硬實現(xiàn)及優(yōu)化流水線操作行化運行穩(wěn)性問題進行具體的研究進步實現(xiàn)專用奠基礎具體分下面1研究開發(fā)個高移植性的硬算/單包基DDS的標準正發(fā)壓流雙環(huán)算單硬PI算單SPWM發(fā)流/流研究的硬算成化面成專用的硬算/單的面這硬算/單進步優(yōu)化成IP移植流拖動的用FPGA類專用成能拓寬FPGA的應用2成新穎的相環(huán)分析相環(huán)的型在基礎應用的用分相中的環(huán)用相位實現(xiàn)DCO功能的高相環(huán)DPLL用FPGA予實現(xiàn)成仿真硬仿真果表明相環(huán)的正性3分析流水線操作優(yōu)化問題針對中算呈且之間流其行流的8FL雜不利接用流水線”術進行的特點提新的分級流水線”術先作化成個單的對個單分進行流水線優(yōu)化“原成原經(jīng)過得原的流水線利用這流水線優(yōu)化”術成“分單的優(yōu)化在QUARTUS40開發(fā)環(huán)境時分析對測試表明在不FPGA功能的提下運行時提高倍分級流水線優(yōu)化”術的性對其他基FPGA的FL雜實現(xiàn)具的鑒4初步研究運行穩(wěn)性問題指中的FI現(xiàn)象分析給用的指在算時流水線操作進行分析中FL受之的異步問題及穩(wěn)態(tài)的給就遺的問題指能的92逆變電源模型分析本文利用個成熟的單相壓型PWM型圍繞專用ASIC的實現(xiàn)”術進行初步研究文1對單相壓型PWM型進行詳盡的分析現(xiàn)介紹下21SPWM半橋逆變電源模型分析211單相PWM逆變器的學模型UD/2UD/2T1T2RLCI1I0AU0U1負載UD/2UD/2T1T2T3T4RLCI1I0BAU1U0負載AB21單相主單相主21中其中21A是21B假功開是想中感L容C成FLR感L的阻應開導壓FI線阻中阻尼因素的綜阻UD流母線壓U1輸壓U0輸壓I1流過感的流I0表負載流看作是的個外“動輸量這樣的好是既符負載樣的實際情”建個單且不依賴具體負載類型的學型212間模型的特點選擇不同的態(tài)量導態(tài)空間型對單相這樣個雙輸單輸?shù)倪@里選擇容壓U0感流I1作態(tài)量得態(tài)空間表達下0110100110110ICULIULRLCIU21101001IUY22記作01WIBUAXX23CXY24其中TIUX10LRLCA110LB1001CW01C用,BASS分表相應臂的開函1IS表相應臂導下斷0IS表相應臂下導斷對輸是2DU或2DU幅值的脈沖壓故1221ADHSUU25的U1取值能UD或UD121ADBADSUSSUU26主中功開工作“開”“”兩態(tài)本質(zhì)是個非線性開在個開周期中的開或斷期間是連續(xù)的且中其“分終工作在連續(xù)這個態(tài)因是分段線性線性兩“分成的這問題用經(jīng)典論的分段線性化往往會過繁雜或不現(xiàn)實在工中用態(tài)空間態(tài)空間相對單且在實際的開型的問題快捷因得廣泛應用態(tài)空間是基輸截止遠開的情”下在個開周期內(nèi)用斷續(xù)量的值其瞬時值得線性化的態(tài)空間型在基礎CURRENCY1用經(jīng)典論進行討論PWM的截止主要輸LC的截止LC的截止的相對開FL因態(tài)空間型作PWM的FLPWM11不同開態(tài)下其態(tài)矩是相同的矩所需對不連續(xù)的非線性輸量1U獲得的態(tài)空間型當SPWM的調(diào)MTRIRMUU不過1時輸脈寬正調(diào)參成正22所得開函的值22SPWM過10/SINSIN10122AONOFRMTRIRMTRITRITRISTTTSUTUUTUUU1SIN21TM27則輸壓似表TMEUSIN128其中,2時時DDUUE28210110100110110ICULIULRLCIU29中TMEUSIN1則2922成單相PWM的態(tài)空間型單相PWM12無論用是單極性是雙極性調(diào)用這型表看假流輸壓的幅值恒功開是想的的基LC的截止開相FL時則化成個增恒的放得的線性化型態(tài)空間型導雙輸同時作用時的S輸響應及23下1102210SIRCSLCSRLSRCSLCSSUSU011SISGSUSGD210U11/L1/SI1R/L1/SCU0I023單相主態(tài)空間型中知道U0I1化時受個動量I0的響I1U1化時受U0的響對I1CURRENCY1個動量就是U0213間模型對離散選擇的樣非重要跟輸?shù)哪軜OCURRENCY1依賴樣樣越高離散的性能越接連續(xù)成本就越高因樣的選擇在性能要成本之間折衷已的研究表明樣需不輸信號中“高分量的810倍若是欠阻尼則在輸?shù)膫€衰減周期中樣810次若是過阻尼則在暫態(tài)響應的升時間范圍內(nèi)樣810次就是樣選閉環(huán)響應特性中帶寬的810倍兩化接果樣周期基連續(xù)的離散化得化這是似且不能實現(xiàn)特的策略接就是對樣持的對象離散化型進行接在持穩(wěn)的同時得寬的帶寬這個優(yōu)點在環(huán)或樣周期時得顯著所“好取接化13實際中樣持過用零持ZOH在離散是周期樣樣周期T同時用零持的下連續(xù)時間態(tài)2922進行下離散化10211KIHKUHKXKX211KCXKY212其中TKIKUKX100KUKYTELRTETELTECTELRTEEDTLRDDTLRDTLRDDTLRDDTLRDDTLRATSIN2COSSIN1SIN1SIN2COS22222222211211213TELTLRTEDTBEHDTLRDDDDTLRATTSIN11SIN2COS22012111HH2141SIN2COSSIN11SIN2COS2222202TELRTETECTELRTERDTWEHDTLRDDTLRDTLRDDTLRDDTLRATT2212HH215LCN1自然142241LRLCD阻尼知H11H22111H2121H12RH2212R11112211212成離散態(tài)空間型型畫離散化的24U1KH21I1K1I0KH22112Z111ZH12H11122Z121ZU0K124離散化的214與模型的容看離散化態(tài)空間型中U0K1不僅受I0K的動受U1K的響對I1K1CURRENCY1除U0K外I0K是個動因素兩個態(tài)量U0K1I1K1兩個動量相對連續(xù)態(tài)空間型離散化過動作用個成2個內(nèi)“量之間耦增所用時需對離散化帶的量之間相互響予否則能成導性能下FI的個因素22單相逆變器的控制221電電內(nèi)電的控制器設計15的雙環(huán)分兩類類是容流內(nèi)環(huán)量的容流內(nèi)環(huán)壓外環(huán)類是感流內(nèi)環(huán)量的感流內(nèi)環(huán)壓外環(huán)果在容流內(nèi)環(huán)壓外環(huán)中增流幅環(huán)能容流負載流感流不受其因不能過流實對的負載或其原因?qū)У妮敹诉^載流流經(jīng)感且對的過流能過輸感的流能因?qū)Φ碾p環(huán)選擇感流內(nèi)環(huán)壓外環(huán)單相感流內(nèi)環(huán)壓外環(huán)25所壓給信號輸壓反饋信號得壓誤差經(jīng)過壓調(diào)GV感流給信號UIR,UIR感流反饋信號得的流誤差信號經(jīng)過流調(diào)GI成量U1對實在這個雙環(huán)中流內(nèi)環(huán)用PI調(diào)流調(diào)GI的環(huán)用增的阻尼個工作穩(wěn)且很強的魯棒性流調(diào)的分環(huán)用流環(huán)穩(wěn)態(tài)誤差壓外環(huán)用PI調(diào)壓調(diào)的作用是得輸壓瞬時跟蹤給值這流內(nèi)環(huán)壓外環(huán)雙環(huán)的動態(tài)響應速分快且靜態(tài)誤差很值得注的是負載流I0作的外“動信號在感流內(nèi)環(huán)環(huán)之外因感流內(nèi)環(huán)對負載動的抑作用不容流這在面已論述因25所的感流內(nèi)環(huán)壓外環(huán)不具很好的抑負載動性能在負載或非線性之類惡劣負載情”下性能折扣善抗負載動性能感流內(nèi)環(huán)感流瞬時反饋負載動饋補償相的得26所的進的感流內(nèi)環(huán)壓外環(huán)假壓流調(diào)分SKKSGIPV11216GVUIRPIPI1/CR/LU11/SURGI1/L1/SUOIOI125感流內(nèi)環(huán)壓外環(huán)16SKKSGIPI2221742得110SKKSUSUSUIPRIR21822101SKKSISISUSUIPIR219101SIRSLSUSU220001SCSUSISI221218219220219得感流內(nèi)環(huán)壓外環(huán)的遞函11211221222132422110SULCKKSLCKKKKSLCCKKKSLCCKRCSKSKKSKLCSURIIIPIPIPPPIPIP11021122122213242SILCKKSLCKKKKSLCCKKKSLCCKRCSRSLSLCIIIPIPIPPP222221知雙環(huán)的閉環(huán)特征LCKKSLCKKKKSLCCKKKSLCCKRCSSDIIIPIPIPPP21122122213241223假雙環(huán)的希閉環(huán)主導極點22,11RRRRJS希的GVUIRPIPI1/CR/LU11/SURGI1/L1/SUOIOI126帶負載饋的感流內(nèi)環(huán)壓外環(huán)17閉環(huán)非主導極點分S3MRRS4NRR則雙環(huán)的希特征222RRRRRRRRNSMSSSSD224223224RCAKP3222512221ACKKKIPP22611221AKKKKIPIP227021AKKII228其中RRNMLCA23222221RRMNNMLCA3212RRRMNNMLCA420RRLCMNA225228012222122232OPIPIIAKKKAKACK229229表K2I3個個實兩個FL實是K2I的假實仍用K2I表則PIPKCKAK22211230IIKAK201231知225228230231基極點配置的雙環(huán)參雙環(huán)的參需兩個調(diào)之間的響應速帶寬的相互響協(xié)調(diào)步FL雜需要反FL試湊用極點配置化過同時能高性能指標要這具明顯的優(yōu)越性222電電內(nèi)電控制逆變器分析文1詳細分析感流內(nèi)環(huán)壓外環(huán)性能指感流內(nèi)環(huán)壓外環(huán)不僅響應特性且仿真果反映其優(yōu)越的動靜態(tài)特性的雙環(huán)果能對感流進行幅值那么在的輸端負載或其原因的過流就不會成的損壞感流幅功能在感流內(nèi)環(huán)壓外環(huán)中很容實現(xiàn)需要在內(nèi)環(huán)給18值個幅環(huán)文1“給帶流功能的雙環(huán)27所23本結(jié)本首先引述單相PWM的連續(xù)離散時間學型指連續(xù)離散時間型的差異介紹單相感流內(nèi)環(huán)壓外環(huán)的雙環(huán)基極點配置的這的明顯單且動態(tài)響應快速穩(wěn)靜態(tài)高同時指雙環(huán)具自流功能對在過流故障情”下提壓流雙環(huán)盡單環(huán)FL雜性能指標要極高的27帶流的雙環(huán)GVUIRPIPI1/CSR/LU1URGI1/L1/SUOIOI1193基于FPGA的專用控制芯片設計技術31FPGA器及311選用FPGA設計半制ASIC的主要FPGAFIELDPROGRAMMABLEGATESARRAY現(xiàn)列是在PALGAL的基礎之發(fā)起的新型當導體工水已經(jīng)達時發(fā)GHZFPGA的過百級同往的PALGAL相FPGA的時應用主要應用下個面101專用集成ASICFPGA是實現(xiàn)的個的途徑其專用集成ASIC的實現(xiàn)2RANDOMLOGIC用PLA列實現(xiàn)雖然PLAFPGA速要快是果對的速要不是很高或不是很鍵這樣的用FPGA是實現(xiàn)是FPGA實現(xiàn)的要用PLA能實現(xiàn)因用FPGA的好是提高的靠性架緊湊3拋“很成的功能能在FPGA中實現(xiàn)省板的面提高靠性4原型FPGA能是進行原型“想的載體實現(xiàn)成本FL開發(fā)周期好得FPGA能取的原型原型的“初架實現(xiàn)過FPGA且著項進行的逐漸在原型的任何是非容且快速5基FPGA的算引擎過重新配置在板的FPGA實現(xiàn)新的算這算很插FPGA的板成FPGA之間是過線連的基本的思想是或過的用高級的綜”術或人工成化成硬實現(xiàn)然這硬下載FPGA中這樣會帶兩個好不在20的不避免的取指令時間因FPGA接實現(xiàn)指令的運行速提高100倍FPGA本身就是具行的能這樣能提高的運行速6重配置的硬用FPGA成的的具體功能在用過中這是FPGA吸引人的原因之在遠CURRENCY1的算個錯誤能需果該FPGA實現(xiàn)那么這就很容實現(xiàn)當然這樣的FPGA是的對FPGA實現(xiàn)專用集成相ASIC的”術“分相同是基FPGA的ASIC具ASIC所無的靈性快速性11的ASIC研分步封“終測試果在交付工作膜任何動或在終測時發(fā)現(xiàn)陷那么就重新作新的膜然重FL終測步因素導果研的ASIC量那么其格非昂貴同時在過已經(jīng)開的任何或錯誤是個災現(xiàn)列FPGA的現(xiàn)彌補ASIC的不利用FPGA的在線重性配置算能能在不進行流的情”下就成對原型的FPGA是膜列化“終成的在的表現(xiàn)相差不因?qū)SIC用FPGA在實現(xiàn)型化集成化高靠性的同時減FIFIFL成本周期就實現(xiàn)正的成能避免昂貴的重新過FPGA的時應用百用IC已經(jīng)成專用集成ASIC的重要載體這是本課題選用FPGAASIC的“主要原因312FPGA的分類”術I分下類1反型FPGA線用反進行次性配置當下仍然持配置不需要外“配置是工問題很百配置時間達分量ASIC212FLASHFPGA配置次不揮發(fā)在內(nèi)成現(xiàn)升級是格貴3SRAMFPGA是當“主流的”術無次配置利用內(nèi)的配置需要輔助313FPGA的內(nèi)結(jié)FPGA是的輸/輸IOBINPUT/OUTPUTBLOCKCLBCONFIGURABLELOGICBLOCK連線PLAPROGRAMMABLEINTERCONNECTARRAY單成931所31FPGA內(nèi)“IOB位內(nèi)“周在內(nèi)“列外“封引之間提個接主要發(fā)單成CLB成FPGA的列能成用指的功能個CLB主要個個發(fā)若內(nèi)“間的相互連接在之間遞信FPGA的功能的配置配置過內(nèi)連線相應的開連接起實現(xiàn)的功能工作時這配置放在內(nèi)的SRAM或用SRAM的FPGA在工作需要外“載配置配置在外的EPROM或其體人載過在現(xiàn)的功能所現(xiàn)32FPGA器的選321FPGA器的選的主要22的FPGA類非主要的XILINXALTERAACTEL對的相的分析參需要實現(xiàn)的功能要用的FPGA的個主要指標1不FL100000內(nèi)“RAM不22KBYTES2標準50MHZ用單個功能時5MHZ3具的I/O能連接個外“A/DRAM線ISAPCI4單格FL不過300005配的開發(fā)容獲得用322器的選在FPGA個主要的中XILINXALTERAACTELALTERA的PLD包CPLDFPGA人ALTERA所的看成CPLD這主要是的互連分的其的內(nèi)“連線用連續(xù)互連利用同樣的線實現(xiàn)單之間的連接這的優(yōu)點是其時測果單互連看這樣的CPLDALTERA的FLEXAPEXACEXCYCLONE同時具FPGA的典型特點細分的量的因FPGA這樣ALTERA集FPGACPLD兩之優(yōu)點個面的應用需所ALTERA的特點看選用ALTERA的FPGA成中的是的323器的選本文321的選擇標準ALTERA的FLEX10K單CYCLONE列ASIC實現(xiàn)的成選FLEX10K12是工業(yè)個列用重的COMSSRAM工連續(xù)的快速道互獨特的列相同時的優(yōu)點成列的功能其具高密FL成本FL功特點所穎成當ALTERAPLD中應用“好的列用其進行單功能是用的ALTERA的CYCLONE列13FPGA基15V013MMSRAM工“20060個單288KBITSRAM該列除提相環(huán)PHASELOCKEDLOOPPLL對外“時輸信號進行倍分時的需外23專的雙倍DOUBLEDATARATEDDR接DDR同步動態(tài)SDRAMSYNCHRONOUSDYNAMICRANDOMACCESSMERMORYFCRAMFASTCYCLERAM接的需要外CYCLONE列持IO標準接標準的需要在配置面ALTERACYCLONE列提FL成本的行配置EPCSIEPCS4下面對CYCLONE列FPGA的主要進行要的明1列LABCYCLONEFPGA的個列LOGICARRAYBLOCKLAB包含10個基本單LELAB信號1個“互連道表LUT級連連接線同個LAB內(nèi)的LE過“互連道遞信號表級連連接實現(xiàn)LAB內(nèi)“LE之間的快速連接級連連接則成LE之間的連接QUARTUSII的自動用“互連表級連級連相放在同個或相LAB中實現(xiàn)提高的性能的利用CYCLONEFPGA的LAB用專的內(nèi)“的LE提信號這信號包時時能異步清除同步清除異步置位/載同步載及/減信號其中過用減ADDNSUB信號單個LE實現(xiàn)1位的減這特點得在實現(xiàn)DSP相符號函時能LE提高性能2互連CYCLONE中單LEM4K及I/O引之間過道進行互連這道互連MULTITRACKINTERCONNECT基DIRECTDRIVE工該工是性線”術放在任何CURRENCY1能用相同的線CYCLONE中專用的行互連道主要包下面兩線相列LAB之間的接DIRECTLINKINTERCONNECT連接越4個LAB的行互連道R4INTERCONNECTLABM4K用接連接動的LAB或M4K這樣不需要相用行互連R4INTERCONNECT實現(xiàn)之間的快速信R4INTERCONNECT越4個LAB或兩個LAB個M4K用實現(xiàn)LAB之間的快行連接R4INTERCONNECT動的R4INTERCONNECTLAB動的范圍外R4INTERCONNECT行互連道動C4INTERCONNECT列互連道CYCLONE的列互連道行互連類似這里不作介紹述CYCLONE互連的特點單之間過徑實現(xiàn)24快速信且行互連道列互連道越的離這越的線的性能測能實現(xiàn)對時間的準且利中對FI的抑3EMBEDDEDMEMORY用的CYCLONEEP1C6提20個M4KRAMBITS量達9216K這WK配置RAMROM及FIFO持獨時輸/輸時/寫時這里不作介紹外M4K個提1位位的性4時網(wǎng)絡相環(huán)PLLCYCLONE的時網(wǎng)絡中所提快速的時線道外“引輸?shù)男盘枙r能異步/同步用該線外內(nèi)“的時信號清除信號能信號或其的信號能動時網(wǎng)絡對中的時清除能信號QUARTUSII自動用時網(wǎng)絡線鍵信號則過綜的選項LOGICOPTION用時網(wǎng)絡減線提高的性能靠性CYCLONE的時網(wǎng)絡相環(huán)時提的除外“輸?shù)臅r50MHZ外中需要個的時信號A/D樣時2MHZ相所用時5MHZCYCLONE內(nèi)“的個PLL3個時輸端CYCLONE外的其提時信號述3個時輸時的倍或分置相對輸時INCLK0的相位偏移調(diào)輸時的空極的減時的FL雜性CYCLONE內(nèi)的相環(huán)PLL時的帶極的靈性綜ALTERA的FLEX10KCYCLONE列成我“用的其中FLEX10K主要用單功能的CYCLONE則用個實現(xiàn)33發(fā)331QUARTUSIIQUARTUSII14是ALTERA的開發(fā)是個高集成的高環(huán)境包含中所的輸綜優(yōu)化時分析仿真及功能QUARTUSII用且對ALTERA列的配置性能“優(yōu)異持的非廣泛包APEX20KAPEX20KCARMBASEDEXCALIBURCYCLONEFLEXMERCURYMIPSBASEDEXCALIBUR用25POWERFIT配”術LOGICLOCK增強”術提高持百級的QUARTUSIIEDIF網(wǎng)表文VHDL網(wǎng)表文VERILOGHDL網(wǎng)表文其他EDA工具提的接在QUARTUSII集成環(huán)境中自動運行其他EDA工具對工具提好的持新增SIGNALTAPII分析能獲顯單SOPC中實時信號的態(tài)過下載CURRENCY1在算中FPGA內(nèi)“點信號得開發(fā)在個過中級的速硬的交互作用332SYNPLIFYPROSYNPLIFYPRO1516是SYNPLICITY所“FPGA綜工具其獨的特性極快的運算速成業(yè)的“流行的是“強的綜工具且調(diào)試優(yōu)化功能用SYNPLIFYPRO提高FPGA的性能開發(fā)的時間果對項進步的要個的不同本SYNPLIFYPRO提這樣的功能SYNPLIFYPRO下優(yōu)點1BEST算對進行體優(yōu)化的工具相在極的時間內(nèi)對個優(yōu)化2SCOPE對次的能綜過3自動對鍵徑時優(yōu)化提高性能達254持VERILOGHDLVHDL及CURRENCY1的5充分持VERILOGHDLVHDL的“新標準6自動對ROM流水線達快的性能7自動選擇態(tài)的“優(yōu)達“快的性能能快速調(diào)試看中的所的態(tài)8集成工具的接流行的仿真工具輸工具之間實現(xiàn)互相標9在時原之間對鍵徑交互標10創(chuàng)建FI針任何信號連的引測試不11CURRENCY1FL感快速CURRENCY1寫HDL自動對VERILOGHDLVHDL進行12自動RAM減工化RAM的正情”下QUARTUSIISYNPLIFYPRO過ALTERA的NATIVELINK實現(xiàn)無接333MODELSIM26MENTORGRAPHICS的MODELSIM1718是業(yè)好的仿真工具其仿真功能強且化面好且具信號進流在FPGA的流中仿真包含在過的環(huán)中的正性MODELSIM不僅成的功能R