鎖存器和觸發(fā)器PPT課件

-,1,5鎖存器和觸發(fā)器,5.1雙穩(wěn)態(tài)存儲單元電路,5.2鎖存器,5.3觸發(fā)器的電路結(jié)構(gòu)和工作原理,5.4觸發(fā)器的邏輯功能,2,2、鎖存器與觸發(fā)器,共同點：具有0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。,不同點：,鎖存器-對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。,觸發(fā)器-對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。,3,教學基本要求,1、掌握鎖存器、觸發(fā)器的電路結(jié)構(gòu)和工作原理,2、熟練掌握SR觸發(fā)器、JK觸發(fā)器、D觸發(fā)器及T觸發(fā)器的邏輯功能,3、正確理解鎖存器、觸發(fā)器的動態(tài)特性,4,1、時序邏輯電路與鎖存器、觸發(fā)器：,時序邏輯電路:,概述,鎖存器和觸發(fā)器是構(gòu)成時序邏輯電路的基本邏輯單元。,結(jié)構(gòu)特征:由組合邏輯電路和存儲電路組成,電路中存在反饋。,工作特征：時序邏輯電路的工作特點是任意時刻的輸出狀態(tài)不僅與該當前的輸入信號有關，而且與此前電路的狀態(tài)有關。,-,5,5.1雙穩(wěn)態(tài)存儲單元電路,5.1.1雙穩(wěn)態(tài)的概念,5.1.2雙穩(wěn)態(tài)存儲單元電路,6,2、鎖存器與觸發(fā)器,共同點：具有0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。,不同點：,鎖存器-對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。,觸發(fā)器-對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。,7,5.1雙穩(wěn)態(tài)存儲單元電路,5.1.1雙穩(wěn)態(tài)的概念,8,反饋,5.1.2雙穩(wěn)態(tài)存儲單元電路,Q端的狀態(tài)定義為電路輸出狀態(tài)。,電路有兩個互補的輸出端,1.電路結(jié)構(gòu),9,2、數(shù)字邏輯分析,電路具有記憶1位二進制數(shù)據(jù)的功能。,如Q=1,如Q=0,10,3.模擬特性分析,圖中兩個非門的傳輸特性,-,11,5.2.1SR鎖存器,5.2鎖存器,5.2.1D鎖存器,12,5.2.1SR鎖存器,5.2鎖存器,1.基本SR鎖存器,初態(tài)：R、S信號作用前Q端的狀態(tài)，初態(tài)用Qn表示。,次態(tài)：R、S信號作用后Q端的狀態(tài)次態(tài)用Qn+1表示。,13,1)工作原理,R=0、S=0,狀態(tài)不變,14,無論初態(tài)Qn為0或1，鎖存器的次態(tài)為為1態(tài)。信號消失后新的狀態(tài)將被記憶下來。,R=0、S=1,置1,15,無論初態(tài)Qn為0或1，鎖存器的次態(tài)為0態(tài)。信號消失后新的狀態(tài)將被記憶下來。,R=1、S=0,置0,16,S=1、R=1,狀態(tài)不確定,約束條件:SR=0,當S、R同時回到0時，由于兩個與非門的延遲時間無法確定，使得觸發(fā)器最終穩(wěn)定狀態(tài)也不能確定。,觸發(fā)器的輸出既不是0態(tài)，也不是1態(tài),17,3）工作波形,18,4）用與非門構(gòu)成的基本SR鎖存器,、,c.國標邏輯符號,a.電路圖,約束條件:S+R=0,19,例運用基本SR鎖存器消除機械開關觸點抖動引起的脈沖輸出。,20,21,2.邏輯門控SR鎖存器,電路結(jié)構(gòu),簡單SR鎖存器,使能信號控制門電路,22,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1=,E=1：,E=0：,狀態(tài)發(fā)生變化。,狀態(tài)不變,23,24,5.2.2D鎖存器,1.邏輯門控D鎖存器,國標邏輯符號,邏輯電路圖,25,S=0R=1,D=0,Q=0,D=1,Q=1,=D,S=1R=0,D鎖存器的功能表,邏輯功能,26,2.傳輸門控D鎖存器,(c)E=0時,(b)E=1時,(a)電路結(jié)構(gòu),TG2導通，TG1斷開,TG1導通，TG2斷開,Q=D,Q不變,27,(c)工作波形,28,3.D鎖存器的動態(tài)特性,定時圖:表示電路動作過程中，對各輸入信號的時間要求以及輸出對輸入信號的響應時間。,29,74HC/HCT373八D鎖存器,4.典型集成電路,30,74HC/HCT373的功能表,L*和H*表示門控電平LE由高變低之前瞬間Dn的邏輯電平。,-,31,5.3觸發(fā)器的電路結(jié)構(gòu)和工作原理,5.3.1主從觸發(fā)器,5.3.2維持阻塞觸發(fā)器,*5.3.3利用傳輸延時的觸發(fā)器,5.3.4觸發(fā)器的動態(tài)特性,32,5.3觸發(fā)器的電路結(jié)構(gòu)和工作原理,1.鎖存器與觸發(fā)器,鎖存器在E的高(低)電平期間對信號敏感,觸發(fā)器在CP的上升沿(下降沿)對信號敏感,在VerilogHDL中對鎖存器與觸發(fā)器的描述語句是不同的,33,5.3觸發(fā)器的電路結(jié)構(gòu)和工作原理,主鎖存器與從鎖存器結(jié)構(gòu)相同,1.電路結(jié)構(gòu),5.3.1主從觸發(fā)器,TG1和TG4的工作狀態(tài)相同,TG2和TG3的工作狀態(tài)相同,34,2.由傳輸門組成的CMOS邊沿D觸發(fā)器,工作原理：,TG1導通，TG2斷開輸入信號D送入主鎖存器。,TG3斷開，TG4導通從鎖存器維持在原來的狀態(tài)不變。,(1)CP=0時:,=1，C=0，,Q跟隨D端的狀態(tài)變化，使Q=D。,35,工作原理：,(2)CP由0跳變到1:,=0，C=1，,觸發(fā)器的狀態(tài)僅僅取決于CP信號上升沿到達前瞬間的D信號,TG3導通，TG4斷開從鎖存器Q的信號送Q端。,36,。,2.典型集成電路,74HC/HCT74中D觸發(fā)器的邏輯圖,37,74HC/HCT74的功能表,國標邏輯符號,74HC/HCT74的邏輯符號和功能表,具有直接置1、直接置0，正邊沿觸發(fā)的D功能觸發(fā)器,38,5.3.2維持阻塞觸發(fā)器,1.電路結(jié)構(gòu)與工作原理,C,根據(jù)確定觸發(fā)器的狀態(tài),39,4,CP=0,2、工作原理,Qn+1=Qn,D信號進入觸發(fā)器,為狀態(tài)刷新作好準備,40,4,當CP由0跳變?yōu)?,在CP脈沖的上升沿，觸法器按此前的D信號刷新,41,4,當CP=1,在CP脈沖的上升沿到來瞬間使觸發(fā)器的狀態(tài)變化,D信號不影響、的狀態(tài)，Q的狀態(tài)不變,42,2.典型集成電路-74LS74,43,5.3.4觸發(fā)器的動態(tài)特性,動態(tài)特性反映其觸發(fā)器對輸入信號和時鐘信號間的時間要求，以及輸出狀態(tài)對時鐘信號響應的延遲時間。,建立時間,保持時間,脈沖寬度,傳輸延時時間,傳輸延時時間,44,保持時間tH：保證D狀態(tài)可靠地傳送到Q,建立時間tSU：保證與D相關的電路建立起穩(wěn)定的狀態(tài)，使觸發(fā)器狀態(tài)得到正確的轉(zhuǎn)換。,最高觸發(fā)頻率fcmax：觸發(fā)器內(nèi)部都要完成一系列動作，需要一定的時間延遲，所以對于CP最高工作頻率有一個限制。,觸發(fā)脈沖寬度tW：保證內(nèi)部各門正確翻轉(zhuǎn)。,傳輸延遲時間tPLH和tPHL：時鐘脈沖CP上升沿至輸出端新狀態(tài)穩(wěn)定建立起來的時間,-,45,5.4.1D觸發(fā)器,5.4觸發(fā)器的邏輯功能,5.4.2JK觸發(fā)器,5.4.3SR觸發(fā)器,5.4.4D觸發(fā)器功能的轉(zhuǎn)換,5.4.2T觸發(fā)器,46,5.4觸發(fā)器的邏輯功能,不同邏輯功能的觸發(fā)器國際邏輯符號,D觸發(fā)器,JK觸發(fā)器,T觸發(fā)器,RS觸發(fā)器,47,5.4.1D觸發(fā)器,1.特性表,2.特性方程,Qn+1=D,3.狀態(tài)圖,48,3.狀態(tài)轉(zhuǎn)換圖,2.特性方程,5.4.2JK觸發(fā)器,49,例5.4.1設下降沿觸發(fā)的JK觸發(fā)器時鐘脈沖和J、K信號的波形如圖所示試畫出輸出端Q的波形。設觸發(fā)器的初始狀態(tài)為0。,50,5.4.3T觸發(fā)器,特性方程,狀態(tài)轉(zhuǎn)換圖,邏輯符號,51,4.T觸發(fā)器,國際邏輯符號,特性方程,時鐘脈沖每作用一次，觸發(fā)器翻轉(zhuǎn)一次。,52,5.4.4SR觸發(fā)器,1.特性表,2.特性方程,3.狀態(tài)圖,53,5.3.4D觸發(fā)器功能的轉(zhuǎn)換,D觸發(fā)器構(gòu)成JK觸發(fā)器,54,2.D觸發(fā)器構(gòu)成T觸發(fā)器,Qn+1=D,55,3.D觸發(fā)器構(gòu)成T觸發(fā)器,Qn+1=D,二分頻,56,鎖存器和觸發(fā)器都是具有存儲功能的邏輯電路，是構(gòu)成時序電路的基本邏輯單元。每個鎖存器或觸發(fā)