《PLD原理與EDA技術(shù)》復習(期末)提綱.doc

1 PLD PLD 原理與原理與 EDAEDA 技術(shù)技術(shù) 復習提綱復習提綱 一 基本概念一 基本概念 1 1 EDA 技術(shù)與 ASIC 設計和 FPGA 開發(fā)有什么關(guān)系 答 利用 EDA 技術(shù)進行電子系統(tǒng)設計的最后目標是完成專用集成電路 ASIC 的設計和實現(xiàn) FPGA 和 CPLD 是實 現(xiàn)這一途徑的主流器件 FPGA 和 CPLD 通常也被稱為可編程專用 IC 或可編程 ASIC FPGA 和 CPLD 的應用是 EDA 技術(shù)有機融合軟硬件電子設計技術(shù) SoC 片上系統(tǒng) 和 ASIC 設計 以及對自動設計與自動實現(xiàn)最典型的詮釋 1 2 與軟件描述語言相比 VHDL 有什么特點 答 編譯器將軟件程序翻譯成基于某種特定 CPU 的機器代碼 這種代碼僅限于這種 CPU 而不能移植 并且機 器代碼不代表硬件結(jié)構(gòu) 更不能改變 CPU 的硬件結(jié)構(gòu) 只能被動地為其特定的硬件電路結(jié)構(gòu)所利用 綜合器將 VHDL 程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件 這種滿足 VHDL 設計程序功能描述的電路結(jié)構(gòu) 不依賴于任何特 定硬件環(huán)境 具有相對獨立性 綜合器在將 VHDL 硬件描述語言 表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程 中 具有明顯的能動性和創(chuàng)造性 它不是機械的一一對應式的 翻譯 而是根據(jù)設計庫 工藝庫以及預先設置的 各類約束條件 選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設計 l 3 什么是綜合 有哪些類型 綜合在電子設計自動化中的地位是什么 什么是綜合 答 在電子設計領(lǐng)域中綜合的概念可以表示為 將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低 層次的便于具體實現(xiàn)的模塊組合裝配的過程 有哪些類型 答 1 從自然語言轉(zhuǎn)換到 VHDL 語言算法表示 即自然語言綜合 2 從算法表示轉(zhuǎn)換到寄存器 傳輸級 RegisterTransport Level RTL 即從行為域到結(jié)構(gòu)域的綜合 即行為綜合 3 從 RTL 級表示轉(zhuǎn)換到邏 輯門 包括觸發(fā)器 的表示 即邏輯綜合 4 從邏輯門表示轉(zhuǎn)換到版圖表示 ASIC 設計 或轉(zhuǎn)換到 FPGA 的配置網(wǎng) 表文件 可稱為版圖綜合或結(jié)構(gòu)綜合 綜合在電子設計自動化中的地位是什么 答 是核心地位 見圖 1 3 綜合器具有更復雜的工作環(huán)境 綜合 器在接受 VHDL 程序并準備對其綜合前 必須獲得與最終實現(xiàn)設計電路硬件特征相關(guān)的工藝庫信息 以及獲得優(yōu)化 綜合的諸多約束條件信息 根據(jù)工藝庫和約束條件信息 將 VHDL 程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息 1 4 在 EDA 技術(shù)中 自頂向下的設計方法的重要意義是什么 答 在 EDA 技術(shù)應用中 自頂向下的設計方法 就是在整個設計流程中各設計環(huán)節(jié)逐步求精的過程 1 5 IP 在 EDA 技術(shù)的應用和發(fā)展中的意義是什么 答 IP 核具有規(guī)范的接口協(xié)議 良好的可移植與可測試性 為系統(tǒng)開發(fā)提供了可靠的保證 2 1 敘述 EDA 的 FPGA CPLD 設計流程 答 1 設計輸入 原理圖 HDL 文本編輯 2 綜合 3 適配 4 時序仿真與功能仿真 5 編程下載 6 硬件測 試 2 2 IP 是什么 IP 與 EDA 技術(shù)的關(guān)系是什么 IP 是什么 答 IP 是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊 用于 ASIC 或 FPGA CPLD 中的預先設計好的電路功能模塊 IP 與 EDA 技術(shù)的關(guān)系是什么 答 IP 在 EDA 技術(shù)開發(fā)中具有十分重要的地位 與 EDA 技術(shù)的關(guān)系分有軟 IP 固 IP 硬 IP 軟 IP 是用 VHDL 等硬件描述語言描述的功能塊 并不涉及用什么具體電路元件實現(xiàn)這些功能 軟 IP 通常是以硬件描述語言 HDL 源文件的形式出現(xiàn) 固 IP 是完成了綜合的功能塊 具有較大的設計深度 以網(wǎng) 表文件的形式提交客戶使用 硬 IP 提供設計的最終階段產(chǎn)品 掩模 2 3 敘述 ASIC 的設計方法 答 ASIC 設計方法 按版圖結(jié)構(gòu)及制造方法分有半定制 Semi custom 和全定制 Full custom 兩種實現(xiàn)方法 全定制方法是一種基于晶體管級的 手工設計版圖的制造方法 半定制法是一種約束性設計方式 約束的目的是簡化設計 縮短設計周期 降低設計成本 提高設計正確率 半定制法按邏輯實現(xiàn)的方式不同 可再分為門陣列法 標準單元法和可編程邏輯器件法 2 4 FPGA CPLD 在 ASIC 設計中有什么用途 答 FPGA CPLD 在 ASIC 設計中 屬于可編程 ASIC 的邏輯器件 使設計效率大為提高 上市的時間大為縮 短 2 5 簡述在基于 FPGA CPLD 的 EDA 設計流程中所涉及的 EDA 工具 及其在整個流程中的作用 2 答 基于 FPGA CPLD 的 EDA 設計流程中所涉及的 EDA 工具有 設計輸入編輯器設計輸入編輯器 作用 作用 接受不同的設計 輸入表達方式 如原理圖輸入方式 狀態(tài)圖輸入方式 波形輸入方式以及 HDL 的文本輸入方式 HDLHDL 綜合器綜合器 作 作 用 用 HDL 綜合器根據(jù)工藝庫和約束條件信息 將設計輸入編輯器提供的信息轉(zhuǎn)化為目標器件硬件結(jié)構(gòu)細節(jié)的信息 并在數(shù)字電路設計技術(shù) 化簡優(yōu)化算法以及計算機軟件等復雜結(jié)體進行優(yōu)化處理 仿真器仿真器 作用 作用 行為模型的表 達 電子系統(tǒng)的建模 邏輯電路的驗證及門級系統(tǒng)的測試 適配器適配器 作用 作用 完成目標系統(tǒng)在器件上的布局和布線 下載器下載器 作用 作用 把設計結(jié)果信息下載到對應的實際器件 實現(xiàn)硬件設計 3 1 OLMC 輸出邏輯宏單元 有何功能 說明 GAL 是怎樣實現(xiàn)可編程組合電路與時序電路的 OLMC 有何功能 答 OLMC 單元設有多種組態(tài) 可配置成專用組合輸出 專用輸入 組合輸出雙向口 寄存 器輸出 寄存器輸出雙向口等 說明 GAL 是怎樣實現(xiàn)可編程組合電路與時序電路的 答 GAL 通用陣列邏輯器件 是通過對其中的 OLMC 輸出邏輯宏單元 的編程和三種模式配置 寄存器模式 復合模式 簡單模式 實現(xiàn)組合電路與時序電 路設計的 3 2 什么是基于乘積項的可編程邏輯結(jié)構(gòu) 答 GAL CPLD 之類都是基于乘積項的可編程結(jié)構(gòu) 即包含有可編程與陣列和固定的或陣列的 PAL 可編程陣 列邏輯 器件構(gòu)成 3 3 什么是基于查找表的可編程邏輯結(jié)構(gòu) 答 FPGA 現(xiàn)場可編程門陣列 是基于查找表的可編程邏輯結(jié)構(gòu) 3 4 FPGA 系列器件中的 LAB 有何作用 答 FPGA Cyclone Cyclone II 系列器件主要由邏輯陣列塊 LAB 嵌入式存儲器塊 EAB I O 單元 嵌 入式硬件乘法器和 PLL 等模塊構(gòu)成 其中 LAB 邏輯陣列塊 由一系列相鄰的 LE 邏輯單元 構(gòu)成的 FPGA 可 編程資源主要來自邏輯陣列塊 LAB 3 5 與傳統(tǒng)的測試技術(shù)相比 邊界掃描技術(shù)有何優(yōu)點 答 使用 BST 邊界掃描測試 規(guī)范測試 不必使用物理探針 可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù) 據(jù) 克服傳統(tǒng)的外探針測試法和 針床 夾具測試法來無法對 IC 內(nèi)部節(jié)點無法測試的難題 3 6 解釋編程與配置這兩個概念 答 編程 基于電可擦除存儲單元的 EEPROM 或 Flash 技術(shù) CPLD 一股使用此技術(shù)進行編程 CPLD 被編程后 改變了電可擦除存儲單元中的信息 掉電后可保存 電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失 但編程次數(shù)有限 編程的速度不快 配置 基于 SRAM 查找表的編程單元 編程信息是保存在 SRAM 中的 SRAM 在掉電后編程信息立即丟失 在下次上電后 還需要重新載入編程信息 大部分 FPGA 采用該種編程工藝 該類器件的編程一般稱為配置 對于 SRAM 型 FPGA 來說 配置次數(shù)無限 且速度快 在加電時可隨時更改邏輯 下載信息的保密性也不如電可擦除的編 程 3 7 請參閱相關(guān)資料 并回答問題 按本章給出的歸類方式 將基于乘積項的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類 為 CPLD 將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為 FPGA 那么 APEX 系列屬于什么類型 PLD 器件 MAX II 系列又屬于什么類型的 PLD 器件 為什么 答 APEX Advanced Logic Element Matrix 系列屬于 FPGA 類型 PLD 器件 編程信息存于 SRAM 中 MAX II 系列屬于 CPLD 類型的 PLD 器件 編程信息存于 EEPROM 中 5 1 歸納利用 Quartus II 進行 VHDL 文本輸入設計的流程 從文件輸入一直到 SignalTap II 測試 答 1 建立工作庫文件夾和編輯設計文件 2 創(chuàng)建工程 3 編譯前設置 4 全程編譯 5 時序仿真 6 引腳鎖定 7 配置文件下載 8 打開 SignalTap II 編輯窗口 9 調(diào)入 SignalTap II 的待測信號 10 SignalTap II 參數(shù)設置 11 SignalTap II 參數(shù)設置文件存盤 12 帶有 SignalTap II 測試信息的編譯下載 13 啟動 SignalTap II 進行采樣與分析 14 SignalTap II 的其他設置和控制方法 6 1 什么是固有延時 什么是慣性延時 答 固有延時 Inertial Delay 也稱為慣性延時 固有延時的主要物理機制是固有延時的主要物理機制是分布電容效應分布電容效應 6 2 是什么 在 VHDL 中 有什么用處 是什么 答 在 VHDL 仿真和綜合器中 默認的固有延時量 它在數(shù)學上是一個無窮小量 被稱為 延時 3 在 VHDL 中 有什么用處 答 在 VHDL 信號賦值中未給出固有延時情況下 VHDL 仿真器和綜合器將自動 為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量 使并行語句和順序語句中的并列賦值邏輯得 以正確執(zhí)行 6 4 說明信號和變量的功能特點 以及應用上的異同點 答 變量 變量是一個局部量 只能在進程和子程序中使用 變量不能將信息帶出對它做出定義的當前結(jié)構(gòu) 變量的賦值是一種理想化的數(shù)據(jù)傳輸 是立即發(fā)生的 不存在任何延時行為 變量的主要作用是在進程中作為臨 時的數(shù)據(jù)存儲單元 信號 信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象 其性質(zhì)類似于連接線 可作為設計實體中并行語句模塊間 的信息交流通道 信號不但可以容納當前值 也可以保持歷史值 與觸發(fā)器的記憶功能有很好的對應關(guān)系 6 5 在 VHDL 設計中 給時序電路清零 復位 有兩種力方法 它們是什么 解 設 Q 定義成信號 一種方法 Q 000 000 其中 000 000 反映出信號 Q 的位寬度 第二種方 法 Q 0 其中 OTHERS 0 不需要給出信號 Q 的位寬度 即可對 Q 清零 6 7 什么是重載函數(shù) 重載算符有何用處 如何調(diào)用重載算符函數(shù) 答 1 什么是重載函數(shù) 根據(jù)操作對象變換處理功能 2 重載算符有何用處 用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型 并進行運算處理 3 如何調(diào)用重載算符函數(shù) 采用隱式方式調(diào)用 無需事先聲明 7 2 LPM ROM LPM RAM LPM FIFO 等模塊與 FPGA 中嵌入的 EAB ESB M4K 有怎樣的聯(lián)系 答 ACEXlK 系列為 EAB APEX20K 系列為 ESB Cyclone 系列為 M4K 一 一 EDAEDA 名詞解釋名詞解釋 1 CPLD 復雜可編程邏輯器件 2 HDL 硬件描述語言 3 LUT 查找表 4 ASIC 專用集成電路 5 SOC 單片電子系統(tǒng) 或者片上系統(tǒng) 6 VHDL 超高速集成電路硬件描述語言 7 FPGA 現(xiàn)場可編程門陣列 8 RTL 寄存器傳輸級 9 JTAG 聯(lián)合測試活動組織 10 EAB 嵌入式陣列塊 11 SOPC 片上可編程系統(tǒng) 12 ISP 在系統(tǒng)可編程技術(shù) 13 ICR 在線可重配置技術(shù) 14 IP 知識產(chǎn)權(quán)核 15 IEEE 電子電氣工程師協(xié)會 16 LPM 參數(shù)可定制宏模塊庫 17 EDA 電子設計自動化 18 FSM 有限狀態(tài)機 三 簡答題 三 簡答題 1 簡述 VHDL 程序的基本結(jié)構(gòu) 答 VHDL 程序是由以下幾個部分組成的 1 LIBRARY 庫 部分 2 PACKAGE 程序包 部分 3 ENTITY 實體 部分 4 ARCHITECTURE 結(jié)構(gòu)體 部分 5 CONFIGURATION 配置 部分 2 CPLD 和 FPGA 有什么差異 在實際應用中各有什么特點 答 差異 1 CPLD 復雜可編程邏輯器件 FPGA 現(xiàn)場可編程門陣列 2 CPLD 基于乘積項 技術(shù)的確定型結(jié)構(gòu) FPGA 基于查找表技術(shù)的統(tǒng)計型結(jié)構(gòu) 3 CPLD 5500 50000 門 FPGA 1K 10M 門 實際應用中各自的特點 CPLD 適用于邏輯密集型中小規(guī)模電路 編程數(shù)據(jù)不丟失 延遲固定 時序穩(wěn)定 FPGA 適用于數(shù)據(jù)密集型大規(guī)模電路 需用專用的 ROM 進行數(shù)據(jù)配置 布線靈活 但時 序特性不穩(wěn)定 3 設計項目的驗證有哪幾種方法 它們具體含義 答 包括功能仿真 時序仿真和定時分析 功能仿真又稱前仿真 是在不考慮器件延時的理想情況下的一種項目驗證方法 通過功能仿真 來驗證一個項目的邏輯功能是否正確 時序仿真又稱模擬仿真或后仿真 是在考慮設計項目具體適配器件的各種延時的情況下的一種 項目驗證方法 時序仿真不僅測試邏輯功能 還測試目標器件最差情況下的時間關(guān)系 定時分析可以分析各個信號到輸出端的時間延遲 可以給出延遲矩陣和最高工作頻率 還可分析 信號的建立 保持時間 4 結(jié)構(gòu)體的描述方式有幾種 各有什么特點 4 答 結(jié)構(gòu)體的描述方式有 Structure 結(jié)構(gòu) 描述 Date Flow 數(shù)據(jù)流 描述 Behavior Process 行為 描述 Structure 描述 描述該設計單元的硬件結(jié)構(gòu) Date Flow 描述 它是類似于寄存器傳輸級的方式 描述數(shù)據(jù)的傳輸和變換 Behavior Process 描述 只描述電路的功能或者電路行為 輸入輸出間轉(zhuǎn)換的行為 5 解釋編程與配置這兩個概念 答 編程 基于電可擦除存儲單元的 EEPROM 或 Flash 技術(shù) CPLD 一股使用此技術(shù)進行編程 CPLD 被編程后改變了電可擦除存儲單元中的信息 掉電后可保存 電可擦除編程工藝的優(yōu)點是編程后信 息不會因掉電而丟失 但編程次數(shù)有限 編程的速度不快 配置 基于 SRAM 查找表的編程單元 編程信息是保存在 SRAM 中的 SRAM 在掉電后編程信息立 即丟失 在下次上電后 還需要重新載入編程信息 大部分 FPGA 采用該種編程工藝 該類器件的編 程一般稱為配置 對于 SRAM 型 FPGA 來說 配置次數(shù)無限 且速度快 在加電時可隨時更改邏輯 下載信息的保密性也不如電可擦除的編程 6 簡述層次結(jié)構(gòu)設計的優(yōu)點 答 層次化設計是一種模塊化的設計方法 設計人員對設計的描述由上至下逐步展開 符合常規(guī)的 思維習慣 由于頂層設計與具體的器件和工藝無關(guān) 因此易于在各種可編程邏輯器件中間進行移植 層次化的設計方法可以使多個設計人員同時進行操作 有利于對設計任務進行合理的分配并用系統(tǒng) 工程的方法對設計進行管理 7 簡述 CPLD 的結(jié)構(gòu) 答 CPLD 的基本結(jié)構(gòu)由可編程邏輯陣列 LAB 可編程 I O 控制模塊和可編程內(nèi)部連線 PIA 等三部分組成 1 可編程邏輯陣列 LAB 可編程邏輯陣列又若干個可編程邏輯宏單元 Logic Macro Cell LMC 組成 LMC 內(nèi)部主要 包括與陣列 或陣列 可編程觸發(fā)器和多路選擇器等電路 能獨立地配置為時序或組合工作方式 2 可編程 I O 單元 IOC CPLD 的 I O 單元 Input Output Cell IOC 是內(nèi)部信號到 I O 引腳的接口部分 根據(jù)器件和 功能的不同 各種器件的結(jié)構(gòu)也不相同 由于陣列型器件通常只有少數(shù)幾個專用輸入端 大部分端 口均為 I O 端 而且系統(tǒng)的輸入信號通常需要鎖存 因此 I O 常作為一個獨立單元來處理 3 可編程內(nèi)部連線 PIA 可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和 I O 單元之間提供互連網(wǎng)絡 各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號 并將宏單元的信號送目的地 這種互連 機制有很大的靈活性 它允許在不影響引腳分配的情況下改變內(nèi)部的設計 8 簡述 FPGA 的結(jié)構(gòu) 答 FPGA 由可編程邏輯塊 CLB 輸入 輸出模塊 IOB 及可編程互連資源 PIR 等三種 可編程電路和一個 SRAM 結(jié)構(gòu)的配置存儲單元組成 1 可編程邏輯塊 CLB CLB 主要由邏輯函數(shù)發(fā)生器 觸發(fā)器 數(shù)據(jù)選擇器等電路組成 2 輸入 輸出模塊 IOB IOB 主要由輸入觸發(fā)器 輸入緩沖器和輸出觸發(fā) 鎖存器 輸出緩沖器組成 每個 IOB 控制一個 引腳 它們可被配置為輸入 輸出或雙向 I O 功能 3 可編程互連資源 PIR PIR 由許多金屬線段構(gòu)成 這些金屬線段帶有可編程開關(guān) 通過自動布線實現(xiàn)各種電路的連接 實現(xiàn) FPGA 內(nèi)部的 CLB 和 CLB 之間 CLB 和 IOB 之間的連接 9 什么是邊界掃描技術(shù) 其原理是什么 與傳統(tǒng)的測試技術(shù)相比 邊界掃描技術(shù)有何優(yōu)點 答 邊界掃描測試技術(shù) Boundary Scan Testing BST 主要用于解決可編程邏輯器件芯片的 測試問題 5 這種測試可在器件正常工作時捕獲功能數(shù)據(jù) 器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號 或是從引腳或器件核心邏輯信號中捕獲數(shù)據(jù) 強行加入的測試數(shù)據(jù)串行地移入邊界掃描單元 捕獲 的數(shù)據(jù)串行移出并在器件外部同預期的結(jié)果進行比較 標準的邊界掃描測試只需要五根信號線 即 TDI 測試數(shù)據(jù)輸入 TDO 測試數(shù)據(jù)輸出 TRST 測試復位輸入 TMS 測試模式選擇 和 TCK 測試時鐘輸入 TRST 能夠?qū)﹄娐钒迳纤兄?持邊界掃描的芯片內(nèi)部邏輯和邊界管腳進行測試 應用邊界掃描技術(shù)能夠增強芯片 電路板甚至系 統(tǒng)的可測試性 使用 BST 邊界掃描測試 規(guī)范測試 不必使用物理探針 可在器件正常工作時在系統(tǒng)捕獲測 量的功能數(shù)據(jù) 克服傳統(tǒng)的外探針測試法和 針床 夾具測試法來無法對 IC 內(nèi)部節(jié)點無法測試的難 題 四 四 VHDL 程序分析處理程序分析處理 4 1 畫出與以下實體描述對應的原理圖符號元件 1 ENTITY buf3s IS 實體 1 三態(tài)緩沖器 PORT input IN STD LOGIC 輸入端 enable IN STD LOGIC 使能端 output OUT STD LOGIC 輸出端 END buf3s 2 ENTITY mux21 IS 實體 2 2 選 1 多路選擇器 PORT in0 in1 sel IN STD LOGIC output OUT STD LOGIC END mux21 6 6 哪一種復位方法必須將復位信號放在敏感信號表中 給出這兩種電路的 VHDL 描述 解 邊沿觸發(fā)復位信號要將復位信號放在進程的 敏感信號表中 1 邊沿觸發(fā)復位信號 ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ STD LOGIC BEGIN PROCESS RST BEGIN IF RST EVENT AND RST 1 THEN QQ 0 END IF END PROCESS Q1 QQ END 2 電平觸發(fā)復位信號 ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ STD LOGIC BEGIN PROCESS CLK BEGIN IF RST 1 THEN QQ 0 END IF END PROCESS Q1 QQ END 6 8 判斷下面三個程序中是否有錯誤 若有則指出錯誤所在 并給出完整程序 程序 1 Signal A EN std logic Process A EN Variable B std log ic Begin if EN l then B A end if 將 B A 改成 B A end process 程序 2 buf3s input output enable mux21 in0 output in1 sel 6 Architecture one of sample is variable a b c integer begin c a b 將 c a b 改成 c a b end 程序 3 library ieee use ieee std logic 1164 all entity mux21 is PORT a b in std logic sel in std loglc c out std logle 將 改成 end sam2 將 sam2 改成 entity mux21 architecture one of mux2l is begin 增加 process a b sel begin if sel 0 then c a else c b end if 應改成 if sel 0 then c a else c b end if 增加 end process end two 將 two 改成 architecture one 五 五 閱讀下列閱讀下列 VHDLVHDL 程序 畫出結(jié)構(gòu)體的原理圖 程序 畫出結(jié)構(gòu)體的原理圖 RTLRTL 級 級 例 1 課本習題 3 7 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY DLATCH IS PORT D CP IN STD LOGIC Q QN BUFFER STD LOGIC END DLATCH ARCHITECTURE one OF DLATCH IS SIGNAL N1 N2 STD LOGIC BEGIN N1 D NAND CP N2 N1 NAND CP Q QN NAND N1 QN Q NAND N2 END one 例2 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY TRIS IS PORT CONTROL IN STD LOGIC INN IN STD LOGIC Q INOUT STD LOGIC Y OUT STD LOGIC END TRIS ARCHITECTURE ONE OF TRIS IS BEGIN PROCESS CONTROL INN Q BEGIN IF CONTROL 0 THEN Y Q Q Z ELSE Q INN Y Z END IF END PROCESS END ONE 7 六 應用設計 1 2 選 1 多路選擇器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux21a IS PORT a b s IN BIT y OUT BIT END ENTITY mux21a ARCHITECTURE one 0F mux21a IS BEGIN PROCESS a b s BEGIN IF s 0 THEN y a ELSE y b ENDIF END PROCESS 2 圖 4 17 所示的是 4 選 1 多路選擇器 試分別用 IF THEN 語句和 CASE 語句的表達方式寫出此電路的 VHDL 程序 選 擇控制信號 s1 和 s0 的數(shù)據(jù)類型為 STD LOGIC VECTOR 當 s1 0 s0 0 s1 0 s0 1 s1 1 s0 0 和 s1 1 s0 1 時 分別執(zhí)行 y a y b y c y d 解 1 用 IF THEN 語句實現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE if mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 定義標準邏輯位矢量數(shù)據(jù) BEGIN s0s1 s1 s1 相并 s0 即 s1 與 s0 并置操 作 PROCESS s0s1 a b c d BEGIN IF s0s1 00 THEN y a ELSIF s0s1 01 THEN y b ELSIF s0s1 10 THEN y c ELSE y d END IF END PROCESS END ARCHITECTURE if mux41 解 2 用 CASE 語句實現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41 IS PORT a b c d IN STD LOGIC s0 IN STD LOGIC s1 IN STD LOGIC y OUT STD LOGIC END ENTITY mux41 ARCHITECTURE case mux41 OF mux41 IS SIGNAL s0s1 STD LOGIC VECTOR 1 DOWNTO 0 定義標準邏輯位矢量數(shù)據(jù)類型 BEGIN s0s1 y y y y NULL END CASE END PROCESS END ARCHITECTURE case mux41 3 編寫一個 8 線 3 線優(yōu)先編碼器的 VHDL 程 序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY coder IS PORT a IN STD LOGIC VECTOR 7 DOWNTO 0 y OUT STD LOGIC VECTOR 2 DOWNTO 0 END coder ARCHITECTURE one OF coder IS BEGIN PROCESS a BEGIN IF a 7 0 THEN y 111 ELSIF a 6 0 THEN y 110 ELSIF a 5 0 THEN y 101 ELSIF a 4 0 THEN y 100 ELSIF a 3 0 THEN y 011 ELSIF a 2 0 THEN y 010 ELSIF a 1 0 THEN y 001 ELSE y 000 END IF END PROCESS END one 4 用 CASE 語句和 IF 語句編寫 3 線 8 線譯碼器 VHDL 程序 課本習題 3 3 1 用 CASE 語句 LIBRARY ieee USE ieee std logic 1164 all entity decoder38 is port a b c g1 g2a g2b in std logic y out std logic vector 7 downto 0 end decoder38 architecture behave38 OF decoder38 is signal indata std logic vector 2 downto 0 begin indatayyyyyyyyy XXXXXXXX end case else y 11111111 end if end process end behave38 2 用 IF 語句 library IEEE use IEEE std logic 1164 all entity decoder38 is port a b c g1 g2a g2b in std logic y out STD LOGIC VECTOR 7 downto 0 end decoder38 architecture decoder if of decoder38 is signal indata std logic vector 2 downto 0 begin indata c process indata g1 g2a g2b begin if g1 1 and g2a 0 and g2b 0 then if indata 000 then y 0 others 1 elsif indata 001 then y 0 others 1 elsif indata 010 then y 0 others 1 elsif indata 011 then y 0 others 1 elsif indata 100 then y 0 others 1 elsif indata 101 then y 0 others 1 elsif indata 110 then y 0 others 1 elsif indata 111 then y 0 others 1 else y X end if end if end process 9 練習 仿照此例自己設計 練習 仿照此例自己設計 2 線線 4 線的譯碼器線的譯碼器 VHDL 程序 程序 參考 VHDL 程序 LIBRARY ieee USE ieee std logic 1164 ALL ENTITY decoder2 4 IS PORT A B G1 G2A G2B IN STD LOGIC Y OUT STD LOGIC VECTOR 3 DOWNTO 0 END decoder2 4 ARCHITECTURE one OF decoder2 4 IS SIGNAL indata STD LOGIC VECTOR 1 DOWNTO 0 BEGIN indata YYYYY XXXX END CASE ELSE Y 1111 END IF END PROCESS END one 5 設計一個異步清除十進制加法計數(shù)器的 VHDL 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY cnt10y IS PORT clr IN STD LOGIC clk IN STD LOGIC cnt BUFFER INTEGER RANGE 9 DOWNTO 0 END cnt10y ARCHITECTURE one OF cnt10y IS BEGIN PROCESS clr clk BEGIN IF clr 0 THEN cnt 0 ELSIF clk EVENT AND clk 1 THEN IF cnt 9 THEN cnt 0 ELSE cnt cnt 1 END IF END IF END PROCESS END one 6 用 VHDL 語言的元件例化語句設計如圖所示電路 元件為 2 輸入與非門 提示 1 先設計 2 輸入的與非門電路 2 再用元件例化語句設計 4 輸入的與非門電路 解答 1 先設計 2 輸入的與非門電路 LIBRARYieee USEieee std logic 1164