VHDL的描述風(fēng)格

第三章VHDL的描述風(fēng)格 3 1行為描述方式3 2數(shù)據(jù)流描述方式 RTL描述方式 3 3結(jié)構(gòu)化描述方式3 4混合描述風(fēng)格 總目錄 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) VHDL語(yǔ)言是通過(guò)結(jié)構(gòu)體具體描述整個(gè)設(shè)計(jì)實(shí)體的邏輯功能 下面結(jié)合一個(gè)全加器來(lái)說(shuō)明這四種描述風(fēng)格 全加器的端口示意圖如圖所示 其輸入輸出關(guān)系如表所示 通常結(jié)構(gòu)體有四種不同的描述方式 VHDL通過(guò)這四種不同的描述方式從不同的側(cè)面描述結(jié)構(gòu)體的功能 前三種是最基本的描述方式 他們組合起來(lái)就成為混合描述方式 行為描述方式 behavior 數(shù)據(jù)流描述方式 dataflow 或寄存器RTL描述方式結(jié)構(gòu)化描述方式 structural 混合描述方式 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 全加器的輸入輸出關(guān)系 全加器框圖 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 3 1行為描述方式 行為描述輸入與輸出間轉(zhuǎn)換的行為 不需包含任何結(jié)構(gòu)信息 它對(duì)設(shè)計(jì)實(shí)體按算法的路徑來(lái)描述 行為描述在EDA工程中通常被稱(chēng)為高層次描述 設(shè)計(jì)工程師只需要注意正確的實(shí)體行為 準(zhǔn)確的函數(shù)模型和精確的輸出結(jié)果就可以了 無(wú)需關(guān)注實(shí)體的電路組織和門(mén)級(jí)實(shí)現(xiàn) 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 例 基于全加器真值表采用行為描述方式設(shè)計(jì)的全加器 1位二進(jìn)制數(shù)全加 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYfull adderISGENERIC tpd TIME 10ns PORT x y c in INSTD LOGIC Sum c out OUTSTD LOGIC ENDfull adder 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 ARCHITECTUREbehavOFfull adderISBEGINPROCESS x y c in VARIABLEn INTEGER CONSTANTsum vector STD LOGIC VECTOR 0TO3 0101 CONSTANTcarry vector STD LOGIC VECTOR 0TO3 0011 BEGINn 0 IFx 1 THENn n 1 ENDIF 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 IFy 1 THENn n 1 ENDIF IFc in 1 THENn n 1 ENDIF sum sum vector n AFTER2 tpd c out carry vector n AFTER3 tpd ENDPROCESS ENDbehav 對(duì)照真值表解釋程序 0TO3 sum vector初值為 0101 carry vector初值為 0011 0TO3 輸入輸出c inxyc outsum0000000101010010111010001101101101011111 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 3 2數(shù)據(jù)流描述方式 數(shù)據(jù)流描述方式表示行為 也隱含表示結(jié)構(gòu) 它描述了數(shù)據(jù)流的運(yùn)動(dòng)路線 運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果 對(duì)于全加器 用布爾方程描述其邏輯功能如下 s xXORysum sXORc inc out xANDy OR sANDc in 下面是基于上述布爾方程的數(shù)據(jù)流風(fēng)格的描述 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 例 采用數(shù)據(jù)流描述方式的全加器 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYfull adderISGENERIC tpd TIME 10ns PORT x y c in INSTD LOGIC Sum c out OUTSTD LOGIC ENDfull adder ARCHITECTUREdataflowOFfull adderISBEGINs xXORyAFTERtpd sum sXORc inAFTERtpd c out xANDy OR sANDc in AFTER2 tpd ENDdataflow 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 3 3結(jié)構(gòu)描述方式 結(jié)構(gòu)化描述方式就是在多層次的設(shè)計(jì)中 高層次的設(shè)計(jì)可以調(diào)用低層次的設(shè)計(jì)模塊 或直接用門(mén)電路設(shè)計(jì)單元來(lái)構(gòu)成一個(gè)復(fù)雜邏輯電路的方法 利用結(jié)構(gòu)化描述方法將已有的設(shè)計(jì)成果方便地用于新的設(shè)計(jì)中 能大大提高設(shè)計(jì)效率 在結(jié)構(gòu)化描述中 建模的焦點(diǎn)是端口及其互連關(guān)系 結(jié)構(gòu)化描述的建模步驟如下 1 元件說(shuō)明 2 元件例化 3 元件配置 元件說(shuō)明用于描述局部接口 元件例化是要相對(duì)于其他元件來(lái)放置該元件 元件配置用于指定元件所用的設(shè)計(jì)實(shí)體 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 對(duì)于上圖給出的全加器端口結(jié)構(gòu) 可以認(rèn)為它是由兩個(gè)半加器和一個(gè)或門(mén)組成的 基于上圖所示的結(jié)構(gòu) 可以寫(xiě)出全加器的結(jié)構(gòu)化描述設(shè)計(jì)程序如下 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 例 全加器的結(jié)構(gòu)化描述 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYhalf adderISGENERIC tpd TIME 10ns PORT in1 in2 INSTD LOGIC sum carry OUTSTD LOGIC ENDhalf adder 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 ARCHITECTUREbehavioralOFhalf adderISBEGINPROSESS in1 in2 BEGINsum in1XORin2AFTERtpd carry in1ANDin2AFTERtpd ENDPROCESS ENDbehavioral 半加器設(shè)計(jì) 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYor gateISGENERIC tpd TIME 10ns PORT in1 in2 INSTD LOGIC out1 OUTSTD LOGIC ENDor gate ARCHITECTUREstructuralOFor gateISBEGINout1 in1ORin2AFTERtpd ENDstructural 或門(mén)設(shè)計(jì) 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYfull adderISGENERIC tpd TIME 10ns PORT x y c in INSTD LOGIC Sum c out OUTSTD LOGIC ENDfull adder ARCHITECTUREstructuralOFfull adderISCOMPONENThalf adderPORT in1 in2 INSTD LOGIC sum carry OUTSTD LOGIC ENDCOMPONENT 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 COMPONENTor gatePORT in1 in2 INSTD LOGIC out1 OUTSTD LOGIC ENDCOMPONENT SIGNALa b c STD LOGIC FORu1 u2 half adderUSEENTITYWORK half adder behavioral FORu3 or gateUSEENTITYWORK or gate structural BEGINu1 half adderPORTMAP x y b a u2 half adderPORTMAP c in b sum c u3 or gatePORTMAP c a c out ENDstructural 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 由上例可見(jiàn) 對(duì)于一個(gè)復(fù)雜的電子系統(tǒng) 可以將其分解為若干個(gè)子系統(tǒng) 每個(gè)子系統(tǒng)再分解成模塊 形成多層次設(shè)計(jì) 這樣 可以使更多的設(shè)計(jì)者同時(shí)進(jìn)行合作 在多層次設(shè)計(jì)中 每個(gè)層次都可以作為一個(gè)元件 再構(gòu)成一個(gè)模塊或系統(tǒng) 可以先分別仿真每個(gè)元件 然后再整體調(diào)試 所以說(shuō)結(jié)構(gòu)化描述不僅是一種設(shè)計(jì)方法 而且是一種設(shè)計(jì)思想 是大型電子系統(tǒng)高層次設(shè)計(jì)的重要手段 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 3 4混合描述風(fēng)格 在實(shí)際設(shè)計(jì)工作中 可以采用上述三種描述方式的任意組合 這就是混合描述 同樣還是圖所給出端口結(jié)構(gòu)的全加器模型 其混合描述方式如下 例 全加器的混合描述 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYxor gateISGENERIC tpd TIME 10ns PORT in1 in2 INSTD LOGIC out1 OUTSTD LOGIC ENDxor gate 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 ARCHITECTUREbehavioralOFxor gateISBEGINout1 in1XORin2AFTERtpd ENDbehavioral LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYfull adderISGENERIC tpd TIME 10ns PORT x y c in INSTD LOGIC Sum c out OUTSTD LOGIC ENDfull adder 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 總目錄 ARCHITECTUREmixOFfull adderISCOMPONENTxor gatePORT in1 in2 INSTD LOGIC out1 OUTSTD LOG