EDA課設(shè)數(shù)字頻率計(jì)報(bào)告

西安建筑科技大學(xué)課程設(shè)計(jì)（論文）任務(wù)書(shū)專業(yè)班級(jí)： 電子0801 學(xué)生姓名： 郝貴偉 指導(dǎo)教師（簽名）： 一、課程設(shè)計(jì)（論文）題目 數(shù)字頻率計(jì)的設(shè)計(jì)二、本次課程設(shè)計(jì)（論文）應(yīng)達(dá)到的目的通過(guò)課程設(shè)計(jì)使學(xué)生能熟練掌握一種EDA軟件（MAXPLUS2）的使用方法，能熟練進(jìn)行設(shè)計(jì)輸入、編譯、管腳分配、下載等過(guò)程。通過(guò)課程設(shè)計(jì)使學(xué)生能利用EDA軟件（MAXPLUS2）進(jìn)行至少一個(gè)電子技術(shù)綜合問(wèn)題的設(shè)計(jì)（內(nèi)容可由老師指定或自由選擇），設(shè)計(jì)輸入可采用圖形輸入法或VHDL硬件描述語(yǔ)言輸入法。通過(guò)課程設(shè)計(jì)使學(xué)生初步具有分析、尋找和排除電子電路中常見(jiàn)故障的能力，培養(yǎng)學(xué)生的自我能力和獨(dú)立分析、解決問(wèn)題的能力。包括：查閱參考資料、工具書(shū)，掌握數(shù)字系統(tǒng)仿真調(diào)試的一般規(guī)律。通過(guò)課程設(shè)計(jì)使學(xué)生能獨(dú)立寫(xiě)出嚴(yán)謹(jǐn)?shù)摹⒂欣碚摳鶕?jù)的、實(shí)事求是的、文理通順的字跡端正的課程設(shè)計(jì)報(bào)告。 三、本次課程設(shè)計(jì)（論文）任務(wù)的主要內(nèi)容和要求（包括原始數(shù)據(jù)、技術(shù)參數(shù)、設(shè)計(jì)要求等） 設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率的頻率計(jì)。測(cè)量的頻率范圍是0Hz。結(jié)果用十進(jìn)制數(shù)顯示。目錄一、前言.41.1 EDA技術(shù)的概念.41.2 數(shù)字頻率計(jì)4二、設(shè)計(jì)原理及思路.52.1 設(shè)計(jì)的內(nèi)容和要求52.2 設(shè)計(jì)原理52.3 具體設(shè)計(jì)方法52.4設(shè)計(jì)原理圖5三程序及原理圖53.1 程序 53.2 原理圖9四仿真結(jié)果94.1十進(jìn)制計(jì)數(shù)器仿真104.2頻率控制模塊仿真104.3 頻率計(jì)輸出仿真11五結(jié)論與心得體會(huì)12六參考文獻(xiàn)12一、 前言1.1 EDA技術(shù)的概念 EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。 EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。通過(guò)EDA的試驗(yàn)設(shè)計(jì)，加深我們對(duì)FPGA的了解，熟悉FPGA的工作原理和試驗(yàn)環(huán)境，知道FPGA的開(kāi)發(fā)流程，熟悉各種軟件如Quartus II的使用。通過(guò)設(shè)計(jì)小型試驗(yàn)項(xiàng)目學(xué)會(huì)仿真和硬件測(cè)試的基本方法。1.2 數(shù)字頻率計(jì) 數(shù)字頻率計(jì)是采用數(shù)字電路制成的實(shí)現(xiàn)對(duì)周期性變化信號(hào)的頻率的測(cè)量。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。它是一種用十進(jìn)制數(shù)字，顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器。它的基本功能是測(cè)量正弦信號(hào)，方波信號(hào)以及其他各種單位時(shí)間內(nèi)變化的物理量。在進(jìn)行模擬、數(shù)字電路的設(shè)計(jì)、安裝、調(diào)試過(guò)程中，由于其一般使用十進(jìn)制數(shù)顯示，測(cè)量迅速，精度高，顯示直觀，所以經(jīng)常要用到數(shù)字頻率計(jì)。隨著數(shù)字電路應(yīng)用越來(lái)越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足系統(tǒng)功能的要求，而且所需集成電路的數(shù)量呈爆炸性增長(zhǎng)，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。此外，現(xiàn)代產(chǎn)品的生命周期都很短，一個(gè)電路可能要在很短的時(shí)間內(nèi)做改進(jìn)以滿足新的功能要求，對(duì)于通用集成電路來(lái)說(shuō)則意味著重新設(shè)計(jì)和重新布線。而可編程邏輯器件的出現(xiàn)克服了上述缺點(diǎn)，具有很強(qiáng)的現(xiàn)場(chǎng)可改性?？梢赃M(jìn)一步提高其性能和測(cè)量范圍。二 設(shè)計(jì)原理及思路2.1 設(shè)計(jì)的內(nèi)容和要求：1.設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率的頻率計(jì)。2.測(cè)量的頻率范圍是0Hz。3.結(jié)果用十進(jìn)制數(shù)顯示。2.2 設(shè)計(jì)原理：在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；即用計(jì)數(shù)器在計(jì)算1S內(nèi)輸入信號(hào)周期的個(gè)數(shù)。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。以EDA工具作為開(kāi)發(fā)手段，運(yùn)用VHDL等硬件描述語(yǔ)言，將使整個(gè)系統(tǒng)簡(jiǎn)化，在一定程度上可以避免以上問(wèn)題，提高了系統(tǒng)的整體性能和可靠性。2.3 具體設(shè)計(jì)方法： 本實(shí)驗(yàn)通過(guò)頻率控制模塊，將1KHZ的時(shí)鐘信號(hào)clk分頻為0.5HZ后分別取反賦給鎖存端和計(jì)數(shù)使能端，這樣計(jì)數(shù)器計(jì)數(shù)一秒完成后實(shí)現(xiàn)數(shù)據(jù)的鎖存，然后輸出。當(dāng)計(jì)數(shù)使能端和基準(zhǔn)脈沖信號(hào)都出現(xiàn)低電平的時(shí)候，鎖存信號(hào)產(chǎn)生，同時(shí)計(jì)數(shù)復(fù)位信號(hào)有效，將計(jì)數(shù)器清零，從新開(kāi)始計(jì)數(shù)。2.4設(shè)計(jì)原理圖：本次數(shù)字頻率計(jì)的原理框圖如下:被 測(cè) 信 號(hào)譯碼顯示鎖 存 器計(jì) 數(shù) 器IIII 頻率控制部分VII三、程序及原理圖：3.1 程序采用分模塊方法的具體文本內(nèi)容：頻率控制部分：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ctl isport( clk : in std_logic; ena : out std_logic; clr : out std_logic; lock : out std_logic );end ctl;architecture ctl_ac of ctl issignal x : std_logic;begin process(clk)variable cnt : integerrange 999 downto 0; begin if clkevent and clk=1 then if cnt999 thencnt:=cnt+1;else cnt:=0;x=not x; end if; end if;end process; process(clk) begin if clk=0 and x=0 then clr=1; else clr=0; end if; end process; lock=not x; ena=x;end ctl_ac;十進(jìn)制計(jì)數(shù)器：cnt10library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport( clk : in std_logic; -時(shí)鐘信號(hào) clr : in std_logic; -清零信號(hào) ena : in std_logic; -時(shí)鐘使能信號(hào) cq : buffer std_logic_vector(3 downto 0); cout : out std_logic -進(jìn)位信號(hào) );end cnt10;architecture one of cnt10 isbegin process(clk,clr,ena) begin if clr=1 then cq=0000; elsif clkevent and clk=1 then if ena=1 then if cq=1001 then cq=0000; else cq=cq+1; end if; end if; end if; end process; process(cq) begin if cq=1001 then cout=0; else cout=1; end if; end process;end;鎖存器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg4 isport( clk : in std_logic; cq : in std_logic_vector(3 downto 0); led : out std_logic_vector(3 downto 0) );end reg4;architecture one of reg4 isbegin process(clk,cq) begin if clkevent and clk=1 then ledyyyyyyyyyy=;end case; end process; end;3.2 原理圖1.生成的圖像界面截圖：說(shuō)明：以上各部件均可以仿真出理想結(jié)果，但連在一起輸出為零。經(jīng)分析，原因可能是計(jì)數(shù)器的清零信號(hào)有問(wèn)題-計(jì)數(shù)器清零時(shí)刻正是鎖存器鎖存數(shù)據(jù)時(shí)刻，由于仿真時(shí)候存在延時(shí)，可能的結(jié)果就是先清零后鎖存，故輸出為零。改后的框圖如下：四、仿真圖：4.1十進(jìn)制計(jì)數(shù)器仿真十進(jìn)制計(jì)數(shù)器仿真圖：4.2頻率控制模塊仿真頻率控制部分仿真：縮小后看 為；4.3 頻率計(jì)輸出仿真如下圖：（對(duì)頻率計(jì)數(shù)器輸入T(f_in)=0.001s，得到結(jié)果F=999hz（理論值為1000hz）；如下圖：（T(f_in)=0.s,得到的輸出結(jié)果為F=79999hz（理論值為80000hz）；分析：輸出值總是比理論值小1hz 五、總結(jié) 這次EDA試驗(yàn)我更加熟悉了VHDL語(yǔ)言的基本語(yǔ)法規(guī)范，了解了MAX+PLUS2軟件的使用方法，學(xué)會(huì)了用硬件測(cè)試的基本技能，在學(xué)習(xí)過(guò)程中也遇到各種各樣的問(wèn)題，下面就總結(jié)出來(lái)，做為以后的學(xué)習(xí)的經(jīng)驗(yàn)：1.語(yǔ)法規(guī)則不熟悉，VHDL語(yǔ)法規(guī)則在剛剛接觸的時(shí)候確實(shí)有各種各樣的疏漏，寫(xiě)源代碼的時(shí)候會(huì)不小心遺漏一兩個(gè)字母或者標(biāo)點(diǎn)符號(hào)，有時(shí)候把半角改成全角，這都會(huì)導(dǎo)致編譯出錯(cuò)。2.MAX+PLUS2軟件版本問(wèn)題，可能因?yàn)闂l件有限，機(jī)房軟件都是不太好，部分功能缺失，在以前的上機(jī)時(shí)候過(guò)程中常常會(huì)出現(xiàn)奇怪的毛刺現(xiàn)象。上網(wǎng)查詢后得知：一個(gè)文件夾中是編譯常會(huì)出現(xiàn)毛刺，如果把一個(gè)工程新建到一個(gè)新的文件夾中，毛刺顯現(xiàn)就消除了。但這次課設(shè)在自己電腦上沒(méi)有出現(xiàn)。3. 有以上的仿真圖可以看出，顯示輸出值總是比理論值小1hz。由本電路圖的設(shè)計(jì)原理可以知道產(chǎn)生誤差原因如下：由于計(jì)數(shù)器記錄的是待測(cè)信號(hào)的上升沿