西電eda實驗報告

1 / 11 西電 eda 實驗報告 時間： 2016-05-30 來源：唯才教育網(wǎng) 本文已影響 人 交通燈控制器設計報告 交通控制器 一 .選題目的 嘗試用所學 EDA和 VHDL編程知識，解決生活中常見的問題。做到學而時習之。 二 .設計目標 設計一個十字路口交通控制系統(tǒng)，其東西，南北兩個方向除了有紅、黃、綠燈指示是否允許通行外，還設有時鐘，以倒計時方式顯示每一路允許通行的時間，綠燈，黃燈，紅燈的持續(xù)時間分別是 40、 5 和 45 秒。當東西或南北兩路中任一道上出現(xiàn)特殊 情況，例如有消防車，警車要去執(zhí)行任務，此時交通控制系統(tǒng)應可由交警手動控制立即進入特殊運行狀態(tài)，即兩條道上的所有車輛皆停止通行，紅燈全亮，時鐘停止計時，且其數(shù)字在閃爍。當特殊運行狀態(tài)結束后，管理系統(tǒng)恢復原來的狀態(tài)，繼續(xù)正常運行。 三 .實現(xiàn)方案 1原理框圖 從題目中計數(shù)值與交通燈的亮滅的關系如圖所示 1 交通燈的顯示狀況： 東西南北 2 / 11 圖計數(shù)值與交通燈亮滅的關系 2.交通等的原理示意圖如圖 圖交通燈的示意圖 設計流程圖如圖： 四 .設計過程 1.總體思路 第一部分： clk時鐘秒脈沖發(fā)生電路 在紅綠燈交通信號系統(tǒng)中，大多數(shù)情況是通過自動控制的方式指揮交通的。 因此為了避免意外事件的發(fā)生，電路必須給一個穩(wěn)定的時鐘才能讓系統(tǒng)正常運作。 模塊說明： 系統(tǒng)輸入信號： Clk: 由外接信號發(fā)生器提供 10hz的時鐘信號；系統(tǒng)輸出信號： clk_out：產(chǎn)生每秒一個脈沖的信號； 第二部分：計數(shù)秒數(shù)選擇電路 計數(shù)電路最主要的功能 就是記數(shù)負責顯示倒數(shù)的計數(shù)值，對下一個模塊提供狀態(tài)轉換信號。 模塊說明： 系統(tǒng)輸入： clk_out: 接收由 clk 電路的提供的 1hz的時鐘脈沖信號； 系統(tǒng)輸出信號： countNum：倒計數(shù)值 ； 第三部分：紅綠燈狀態(tài)轉換電路 本電路負責紅綠燈的轉換。 模塊說明： 系統(tǒng)輸入信號： Clock,hold,countNum; 系統(tǒng)輸出信號： NumA,NumB: 接收計數(shù)秒數(shù)選擇電3 / 11 路狀態(tài)轉換信號； RedA,GreenA,YellowA ，RedB,GreenB,YellowB :負責紅綠燈的狀態(tài)顯示。 第四部分：時間顯示電路 本電路負責紅綠燈的計數(shù)時間的顯示。 bcd_data 模塊說明： 系統(tǒng)輸入信號： clock,hold,Numin：倒計數(shù)值 秒數(shù)位變化控制信號； 系統(tǒng)輸出信號： NumA,NumB: 負責紅綠燈的顯示秒數(shù)位。 2.單元電路設計 分頻器的設計 分頻器實現(xiàn)的是將高頻時鐘信號轉換成底頻的時鐘信號，用于觸發(fā)控制器、計數(shù) EDA大作業(yè)及實驗報告 實驗一： QUARTUS 軟件使用及組合電路設計仿真 實驗目的： 學習 QUARTUS 軟件的使用，掌握軟件工程的建立， VHDL源文件的設計和波形仿真等基本內容； 實驗內容： 1. 四選一多路選擇器的設計 首先利用 Quartus完成 4選 1多路選擇器的文本編輯輸入和仿真測試等步驟，給出仿真波形。 步驟： 4 / 11 建立工作庫文件夾和編輯設計文件； 創(chuàng)建工程； 編譯前設置； 全程編譯； 時序仿真； 應用 RTL電路圖觀測器 實驗程序如下： LIBRARY IEEE; USE _LOGIC_; ENTITY mux41 IS PORT; A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY mux41; ARCHITECTURE bhv OF mux41 IS BEGIN PROCESS BEGIN IF S10=00 THEN Q ELSIF S10=01 THEN Q ELSIF S10=10 THEN Q 波形仿真如圖： 其中，分別設置 A,B,C,D四個輸入都為的方波，其占空比分別為 25%， 50%， 75%， 90%以作為四種輸入的區(qū)分，使能端 s10 以此輸入 00， 01， 10， 11，可以觀察到輸出端 Q依次輸出分別為 A,B,C,D。試驗成功。 其 RTL電路圖為： 2.七段譯碼器程序設計仿真 2 1 原理： 7 段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74或 4000系列的器件只能作十進 制 BCD 碼譯碼，然而數(shù)字 系統(tǒng)中的數(shù)據(jù)處理和運算都是 2 進制的，所以輸出表達都是 16 進制的，為了滿足 165 / 11 進制數(shù)的譯碼顯示，最方便的方法就是利用 VHDL 譯碼程序在 FPGA或 CPLD中實現(xiàn)。本項實驗很容易實現(xiàn)這一目的。例1 作為 7 段 BCD 碼譯碼器的設計，輸出信號 LED7S 的 7 位分別接如實驗圖 1數(shù)碼管的 7個段，高位在左，低位在右。例如當 LED7S輸出為 0010010 時，數(shù)碼管的 7個段： g、 f、e、 d、 c、 b、 a 分別接 0、 0、 1、 0、 0、 1、 0，實驗中的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮，于是數(shù)碼管顯示 5。 實驗圖 1 數(shù)碼管及其電路 2 2 實驗內容：參考后面的七段譯碼器程序，在QUARTUS II 上對以下程序進行編輯、編譯、綜 合、適配、仿真，給出其所有信號的時序仿真波形。 試驗程序如下： LIBRARY IEEE ; USE _LOGIC_ ; ENTITY DecL7S IS PORT ; LED7S : OUT STD_LOGIC_VECTOR ) ;END ; ARCHITECTURE one OF DecL7S ISBEGIN PROCESSBEGIN CASE A IS WHEN 0000 = LED7S 0WHEN 0001 = LED7S 1WHEN 0010 = LED7S 2WHEN 0011 = LED7S 3WHEN 6 / 11 0100 = LED7S 4WHEN 0101 = LED7S 5WHEN 0110 = LED7S 6WHEN 0111 = LED7S 7WHEN 1000 = LED7S 8WHEN 1001 = LED7S 9WHEN 1010 = LED7S AWHEN 1011 = LED7S BWHEN 1100 = LED7S CWHEN 1101 = LED7S DWHEN 1110 = LED7S EWHEN 1111 = LED7S FWHEN OTHERS = NULL ; END CASE ;END PROCESS ;END ; 波形仿真如圖： 如圖，當輸入端 A依次輸入 0-15的四位二進制碼時，輸出端依次輸出的數(shù)碼管所對應的七位二進制數(shù)，例如，當輸入 0000時，輸出端輸出 1000000,顯示在數(shù)碼段上即 0。 實驗二 計數(shù)器設計與顯示 實驗目的： 熟悉利用 QUARTUS II中的原理圖輸入法設計組合電路，掌握層次化設計的方法 ; 學習計數(shù)器設計、多層次設計方法和總線數(shù)據(jù)輸入方式的仿真，并進行電路板下載演示驗證。 實驗內容： 1.完成計數(shù)器設計 設計含有異步清零和計數(shù)使能的 4 位二進制加減可控計數(shù)器。 要求：寫出設計框圖、流程和方法； 利用 VHDL設計實現(xiàn)程序；進行波形仿真驗證； 完成設計實驗報告：將實驗原理、設計過程、編譯7 / 11 仿真波形和分析結果寫進實驗報告。 EDA報告 題 目 VHDL設計初步 學 院 電子工程學院 專 業(yè) 學 號 導師姓名 朱燕 目錄 第一章實驗部分 . 3 1 、 程 序 設計： . 3 2 、 程 序 代碼 . 錯誤！未定義書簽。 3 、 程 序 調試 .8 / 11 . 錯誤！未定義書簽。 第二章習題部分 . 錯誤！未 定 義 書 簽 。 習題一 . 錯 誤 ！ 未 定 義 書 簽 。 習題二 . 錯 誤 ！ 未 定 義 書 簽 。 習題三 . 錯 誤 ！ 未 定 義 書 簽 。 習題四 . 錯 誤 ！ 未 定 義 書 簽 。 習題五 . 錯 誤 ！ 未 定 義 書 簽 。 習題六 .9 / 11 . 錯 誤 ！ 未 定 義 書 簽 。 習題七 . 錯誤！未定義書簽。 引言 隨著大規(guī)模集成電路技術和計算機技術的不斷發(fā)展 ,在涉及通信、國防、航天、醫(yī)學、工業(yè)自動化、計算機應用、儀器儀表等領域的電子系統(tǒng)設計工作中 ,EDA 技術的含量正以驚人的速度上升 ;電子類的高新技術項目的開發(fā)也逾益依賴于 EDA 技術的應用。即使是普通的電子產(chǎn)品的開發(fā) ,EDA技術常常使一些原來的技術瓶頸得以輕松 突破 ,從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅提高。不言而喻 ,EDA技術將迅速成為電子設計領域中的極其重要的組成部分。 第一章實驗部分 1、程序設計流程圖： 2、模塊說明 第一部分：分頻器 因為主板是 cyclong-EP16C6Q240C8 的主頻是 4M 赫茲，如果直接當做 CLK信號，根本無法看清流水燈的變化，所以需要做分頻操作。仿照數(shù)電課本的例題中的分頻器。 分頻器的實體： 10 / 11 entity devide is port; end devide; 我們可以從程序中看到，輸入時 clk，輸出是clk_out。 分頻器的結構體： process；用進程語言描述 begin wait until clkevent and clk=1 ifthen count clk_out count clk_out 我們可以從程序中看到 wait until clkevent and clk=1這句是時鐘來到意思 ，當 count 計數(shù)小于 3999999 時， count 自加 1，且輸出為零，只有當大于 3999999 時，產(chǎn)生一個高電平脈沖。 接下來是對分頻器的波形仿真： 從波形中我