3篇4章習題解答.pdf

119 第三篇第三篇第第 4 4 4 4 章習題章習題 題題 3 4 13 4 13 4 13 4 1 優(yōu)先編碼器 74HC147 的功能表如表題 3 4 1 所示 試用 74HC147 和適當?shù)拈T構成輸入為低有效的 0 I 9 I 輸出為 8421 BCD 碼的 編碼器 表題表題 3 4 13 4 13 4 13 4 1優(yōu)先編碼器優(yōu)先編碼器 74HC14774HC14774HC14774HC147功能表功能表 輸入輸出 1 I 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I 3 Y 2 Y 1 Y 0 Y HHHHHHHHHHHHH LLHHL LHLHHH LHHHLLL LHHHHLLH LHHHHHLHL LHHHHHHLHH LHHHHHHHHLL HHHHHHHHHLH LHHHHHHHHHHHL 解 題題3 4 23 4 23 4 23 4 2 用雙2線 4線譯碼器74LS139及最少量的與非門實現(xiàn)下列邏輯 函數(shù) 譯碼器功能表見教材圖 3 3 4 圖 3 4 2 是簡化邏輯圖 CBACACBAZ 1 BCACABZ 2 圖題 3 4 2 120 解 把 2 4 譯碼器先連接成 3 8 譯碼器 然后實現(xiàn)二個邏輯函數(shù) 根據(jù)二 個邏輯函數(shù) 連接出電路如圖所示 74021 YYYYABCCBACBACBAABCCBACBACBAZ 76532 YYYYBCACBACABABCBCACBACABABCZ 題題 3 4 33 4 33 4 33 4 3 試用 74LS138 型 3 線 8 線譯碼器設計一個地址譯碼器 地址譯 碼器的地址范圍為 00 3F 可適當加其它邏輯門電路 解 由于地址譯碼器的范圍為 00 3F 十六進制數(shù) 實際上是 64 個地址 因此 可用地址擴展的方法來實現(xiàn) 把 3 8 擴展成 4 16 再擴展成 6 64 譯 碼即可 采用分級譯碼后連接成的電路如圖所示 121 題題 3 4 43 4 43 4 43 4 4 設 X 和 Y 分別為 2 位二進制數(shù) 試用最少量的半加器和與門 實現(xiàn) Z XY 運算 解 由于X Y是二位的二進制數(shù) 則 0101 bbYaaX 根據(jù)直式運 算 則有 01a aX 01b bY 01b a 00b a 11b a 10b a 可得每位的輸出函數(shù)如下 23111210011000 cScbaSbabaSbaS 122 電路圖為 題題 3 4 53 4 53 4 53 4 5 試用一個 4 位二進制加法器及異或門實現(xiàn) 4 位二進制減法運 算 并要求畫出邏輯圖 4 位二進制加法器的簡化邏輯圖如圖題 3 4 5 所示 圖題圖題 3 4 53 4 53 4 53 4 5 解 該二進制減法應該是被減數(shù)大于減數(shù)的情況 其它情況不在此例 將被減數(shù)的補碼加上減數(shù)的補碼求得 在四位二進制加法器的一個加數(shù)輸入端 0123 AAAA 輸入被減數(shù)的補碼 正數(shù)的補碼就是原碼 另一個加數(shù)輸入端 0123 BBBB 加入四位減數(shù)的 補碼 則就得到減法運算 輸出為結果的補碼 由于被減數(shù)大于減數(shù) 則結 果就是一個正數(shù) 注意 這里減數(shù)的補碼是減數(shù)的反碼加 1 后得到的 123 題題 3 4 63 4 63 4 63 4 6 試用并行 4 位加法器連接成將余三碼轉換成 8421BCD 代碼的 轉換電路 解 解題思路為只要將余三碼作為四位加法器的加數(shù)輸入 把 8421BCD碼 作結果輸出 找出另外一個四位的加數(shù)是多大時 才是對應的 8421BCD碼 從而求出四位加數(shù)的每位函數(shù)式 便可畫出電路圖 轉換電路真值表如下 由真值表可見 在加法器的加數(shù)輸入端輸入余三碼 在被加數(shù)的輸入端輸 入1101數(shù)據(jù) 則在結果輸出即為8421BCD碼了 所以 連接的電路圖有 四位余三碼加數(shù)8421BCD碼輸出 A A A A3 3 3 3A A A A2 2 2 2A A A A1 1 1 1A A A A0 0 0 0B B B B3 3 3 3B B B B2 2 2 2B B B B1 1 1 1B B B B0 0 0 0Y Y Y Y3 3 3 3Y Y Y Y2 2 2 2Y Y Y Y1 1 1 1Y Y Y Y0 0 0 0 0 00 01 11 11 11 10 01 10 00 00 00 0 0 01 10 00 01 11 10 01 10 00 00 01 1 0 01 10 01 11 11 10 01 10 00 01 10 0 0 01 11 10 01 11 10 01 10 00 01 11 1 0 01 11 11 11 11 10 01 10 01 10 00 0 1 10 00 00 01 11 10 01 10 01 10 01 1 1 10 00 01 11 11 10 01 10 01 11 10 0 1 10 01 10 01 11 10 01 10 01 11 11 1 1 10 01 11 11 11 10 01 11 10 00 00 0 1 11 10 00 01 11 10 01 11 10 00 01 1 124 題題 3 4 73 4 73 4 73 4 7 試用一片 74LS283 型 4 位二進制加法器 將 8421BCD 碼轉換 成余三碼的代碼轉換電路 74LS283 的簡化邏輯圖如圖題 3 4 7 所示 圖題圖題 3 4 73 4 73 4 73 4 7 解 只要在加法器的被加數(shù)輸入端加 8421BCD 碼 加數(shù)輸入端加上 0011 即就轉換成了余三碼輸出 連接電路如圖所示 題題 3 4 83 4 83 4 83 4 8 試用 4 位并行加法器 74LS283 設計一個加 減運算電路 當控 125 制信號 X 1 時它將兩個輸入的 4 位二進制數(shù)相加 而 X 0 時它將兩個輸入 的 4 位二進制數(shù)相減 兩數(shù)相加的絕對值不大于 15 允許附加必要的門電 路 解 可控的加減法 被加數(shù)總是從被加數(shù)數(shù)輸入端加入 而加數(shù)分分二 種情況考慮 當做加法 X 1 時 加數(shù)直接送加數(shù)輸入端 當做減法時 X 0 時 減數(shù) 變成補碼后從被加數(shù)輸入端輸入 題題 3 4 93 4 93 4 93 4 9 試用數(shù)值比較器 74HC85 設計一個 8421 BCD 碼有效性測試電 路 當輸入為 8421 BCD 碼時 輸出為 1 否則為 0 解 只要設置一個 8421BCD 碼 然后輸入與該設定的碼進行比較 如 果相等 則輸入 8421BCD 碼有效 不相等時 輸入的碼無效 補畫 74HC85 電路圖 題題 3 4 103 4 103 4 103 4 10 試用數(shù)值比較器 74HC85 和必要的邏輯門設計一個余 3 碼有 效性測試電路 當輸入為余 3 碼時 輸出為 1 否則為 0 題題 3 4 113 4 113 4 113 4 11 試用兩個 4 位數(shù)值比較器組成三個數(shù)的判斷電路 要求能夠 判別三個 4 位二進制數(shù)是否相等 A 是否最大 A 是否最小 并分別給出 三 個數(shù)相等 A 最大 A 最小 的輸出信號 可以附加必要的門電路 題題 3 4 123 4 123 4 123 4 12 試用一片 8 選 1 數(shù)據(jù)選擇器 74LS151 實現(xiàn)以下邏輯函數(shù) 126 1 ACDDABCCDBADCBAZ 2 CBACBACBAZ 3 Z A B C 解 解題基本思路 選定多路選擇器的地址輸入變量 列出卡諾圖 求出數(shù)據(jù)輸入端的函數(shù) 關系式 1 選定四變量函數(shù)中的 ABC A2A1A0 為地址輸入 卡諾圖為 0 1 0 0 0 0 45762310 DDDDDDDDDD 畫出的電路圖為 2 選定多路選擇器的地址變量為 012 AAAABC 由于地址數(shù)正好是變 量數(shù) 所以數(shù)據(jù)輸入端的邏輯關系一定是常量 0 和 1 畫出卡 諾圖如下 由卡諾圖可知 0 76320 DDDDD 1 541 DDD 其電路圖為 0 D ABC 000001011010110111101100 1 0 1 11 0 0 0 0 0 0 0 0 0 1 0 0 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6 1 A B C D Z ABC 000001011010110111101100 11100000 127 3 該題解法同前 由于函數(shù)只有三變量 選定地址變量為 012 AAAABC 后 其多路數(shù)據(jù)選擇器的各數(shù)據(jù)輸入端都為常量 用卡諾圖后求出各數(shù)據(jù)端 的函數(shù)關系 由卡諾圖得 0 6530 DDDD 1 7421 DDDD 題題 3 4 133 4 133 4 133 4 13 試用 CC4512 8 選 1 型數(shù)據(jù)選擇器產(chǎn)生如下邏輯函數(shù) CBACBAACL 圖題 3 4 14 所示為 CC4512 的簡化邏輯圖 表題 3 4 14 為它的功能表 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6D7 1 A B C Z ABC 000001011010110111101100 10100101 YY A2 A174LS151 MUX A0 D0D1D2D3D4D5D6D7 1 A B C Z 128 圖題圖題 3 3 3 3 4 4 4 4 14141414 表題表題 3 3 3 3 4 4 4 4 14141414CC4512CC4512CC4512CC4512 數(shù)據(jù)選擇器功能表數(shù)據(jù)選擇器功能表 S1S0A2A1A0Y 0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 0D D D D0 0 0 0 0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 1D D D D1 1 1 1 0 0 0 00 0 0 00 0 0 01 1 1 10 0 0 0D D D D2 2 2 2 0 0 0 00 0 0 00 0 0 01 1 1 11 1 1 1D D D D3 3 3 3 0 0 0 00 0 0 01 1 1 10 0 0 00 0 0 0D D D D4 4 4 4 0 0 0 00 0 0 01 1 1 10 0 0 01 1 1 1D D D D5 5 5 5 0 0 0 00 0 0 01 1 1 11 1 1 10 0 0 0D D D D6 6 6 6 0 0 0 00 0 0 01 1 1 11 1 1 11 1 1 1D D D D7 7 7 7 0 0 0 01 1 1 1 0 0 0 0 1 1 1 1 高阻高阻 解 由真值表可知 CC4512 多了二個使能控制端 其它與上題一樣 所以有 卡諾圖 由卡諾圖得出各數(shù)據(jù)輸入端的函數(shù)關系 0 6430 DDDD 1 7521 DDDD ABC 000001011010110111101100 01100101 129 題題 3 3 3 3 4 4 15151515 設計用 3 個開關控制一個電燈的邏輯電路 要求改變任何一 個開關的狀態(tài)都能控制電燈由亮變滅或者由滅變亮 要求用數(shù)據(jù)選擇器來實 現(xiàn) 解 用 A B C 表示三個雙位開關 并用 0 和 1 分別表示開關的兩個狀態(tài) 以 Y 表示燈的狀態(tài) 用 1 表示亮 用 0 表示滅 設 ABC 000 時 Y 0 從這個 狀態(tài)開始 單獨改變任何一個開關的狀態(tài) Y 狀態(tài)都要變化 據(jù)此列出 A B C 之間邏輯關系的真值表 ABCY 0000 0011 0101 0110 1001 1010 1100 1111 由真值表有邏輯式為 該方程與二位地址的 4 1 選擇器輸出相對應 所以電路為 題題 3 3 3 3 4 4 16161616 用 8 選 1 數(shù)據(jù)選擇器設計一個函數(shù)發(fā)生器電路 它的功能如 表題 3 4 16 所示 表題表題 3 3 3 3 4 4 16161616題題 3 3 3 3 4 4 16161616 電路的功能表電路的功能表 ABCCBACBACBAY 130 S1S0Y 00BA 01BA 10BA 11 A 解 由功能表寫出邏輯表達式 令數(shù)據(jù)選擇器三位地址 所以對應的 8 路數(shù)據(jù)為 用 8 選 1 的選擇器連接成的圖為 題題 3 4 173 4 173 4 173 4 17 常用低密度可編程邏輯器件的結構有何特點 按電路結構可分為 哪幾類 解 常用低密度可編程邏輯器件的結構可分成與陣列 或陣列和輸出電路三 部分 按照與或陣列的是否可以編程可以分為 PLA 與 或陣列都可編程 01 10 01010101 01010101 01010101 ASSASSBASSBASS ASSBASSBASSASS ASSBABASSBASSABSSY AASASA 00112 BDDDBDDDDD 56342170 1 0 131 PAL 與陣列可編程 或陣列固定 PROM 與 或陣列都固定 GAL 與 陣列可編程 或陣列固定 輸出電路可編程 等 題題 3 4 183 4 183 4 183 4 18 試用 VHDL 語言設計一個二 十進制顯示譯碼器 輸入 A4A3A2A1 為 8421 編碼時 輸出為 10 個十進制數(shù) 0 9 用七段 a b c d e f g 共陰極數(shù)碼管 LED 顯示 解 VHDL 參考源代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY BCDCODEn