基于FPGA占空比檢測系統(tǒng).doc

北華大學(xué)電子系統(tǒng)工程實(shí)習(xí)報告 基于FPGA的脈沖占空比測量系統(tǒng)設(shè)計 學(xué) 院：電氣信息工程學(xué)院專 業(yè)： 電子信息工程班 級： 姓 名： 學(xué) 號： 指導(dǎo)教師： 實(shí)習(xí)日期： 2015.9.072015.9北華大學(xué)電子系統(tǒng)設(shè)計實(shí)習(xí)目 錄1實(shí)習(xí)題目12實(shí)習(xí)目的與要求13實(shí)習(xí)內(nèi)容14 實(shí)習(xí)原理24.1Multisim 軟件24.2Quartus II 軟件24.3ModeSim軟件34.4UA741CN芯片35 系統(tǒng)硬件電路設(shè)計與程序流程設(shè)計35.1系統(tǒng)電壓放大硬件電路設(shè)計35.2系統(tǒng)軟件程序流程設(shè)計36 系統(tǒng)調(diào)試與仿真56.1實(shí)驗(yàn)步驟56.2系統(tǒng)仿真67實(shí)驗(yàn)結(jié)論與分析68實(shí)習(xí)心得89參考文獻(xiàn)8附錄程序代碼及電路原理圖9附錄程序代碼9電路原理圖14PCB圖14實(shí)物圖15北華大學(xué)電子系統(tǒng)設(shè)計實(shí)習(xí)1實(shí)習(xí)題目基于FPGA矩形脈沖占空比測量系統(tǒng) 。2實(shí)習(xí)目的與要求在兩周的實(shí)習(xí)中，需掌握verilog語言的使用，提高模擬電路設(shè)計的能力，掌握FPGA器件基本使用方法，掌握波形發(fā)生器及示波器等儀器的使用方法，通過方案設(shè)計來對測量系統(tǒng)進(jìn)行逐步實(shí)現(xiàn)，最終完成實(shí)習(xí)。實(shí)習(xí)要求如下：1.被測信號為矩形波，頻率范圍為1Hz5MHz； 2.被測信號峰峰值電壓范圍為50mV1V； 3.被測脈沖信號占空比的范圍為10%90%； 4.顯示的分辨率為0.1%，測量相對誤差的絕對值不大于0.01。 系統(tǒng)框圖如圖2.1所示：模擬電壓放大模塊占空比測量模塊按鍵啟動模塊波形發(fā)生器數(shù)碼管顯示模塊顯示占空比Cnt2停止計數(shù)，計算占空比結(jié)束判斷被測信號是否有下降沿Cnt1停止計數(shù)，計算占空比圖2.1 系統(tǒng)架構(gòu)圖3實(shí)習(xí)內(nèi)容1.在模擬電路部分利用運(yùn)算放大器對50mV1V電壓進(jìn)行放大，所以需要設(shè)計出電壓放大電路，仿真完成后，并作出實(shí)物；2在數(shù)字電路部分利用quartus II 11.0軟件進(jìn)行設(shè)計，用verilog語言進(jìn)行編輯程序，用ModelSim進(jìn)行時序仿真，直至占空比測量滿足誤差位置；3在時序仿真完成后，加上按鍵控制，數(shù)碼管顯示模塊，BCD碼轉(zhuǎn)換模塊，在對管腳進(jìn)行正確分配后，下到FPGA中對系統(tǒng)進(jìn)行測試，在實(shí)際情況下對系統(tǒng)進(jìn)行調(diào)試。4 實(shí)習(xí)原理4.1 Multisim 軟件Multisim是美國國家儀器（NI）有限公司推出的以Windows為基礎(chǔ)的仿真工具，適用于板級的模擬/數(shù)字電路板的設(shè)計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。使用Multisim交互式地搭建電路原理圖，并對電路進(jìn)行仿真。Multisim提煉了SPICE仿真的復(fù)雜內(nèi)容，無需懂得深入的SPICE技術(shù)就可以很快地進(jìn)行捕獲、仿真和分析新的設(shè)計，這也使其更適合電子學(xué)教育。通過Multisim和虛擬儀器技術(shù)，PCB設(shè)計工程師和電子學(xué)教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設(shè)計和測試這樣一個完整的綜合設(shè)計流程。4.2 Quartus II 軟件Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實(shí)體文件；Quartus II功能如下：芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。4.3ModeSim軟件Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。4.4UA741CN芯片UA741CN（單運(yùn)放）是高增益運(yùn)算放大器，用于軍事，工業(yè)和商業(yè)應(yīng)用。這類單片硅集成電路器件提供輸出短路保護(hù)和閉鎖自由運(yùn)作。具有廣泛的共同模式，差模信號范圍和低失調(diào)電壓調(diào)零能力與使用適當(dāng)?shù)碾娢弧? 系統(tǒng)硬件電路設(shè)計與程序流程設(shè)計5.1系統(tǒng)電壓放大硬件電路設(shè)計首先，利用Multisim軟件對電壓放大電路進(jìn)行仿真，根據(jù)仿真結(jié)果對電路進(jìn)行修改，同相放大電路如圖5.1所示，公式如5.1所示：Vi=Vp=Vn=(R1* Vo )/(R1+R2) （5.1）圖5.1同相發(fā)大電路圖然后根據(jù)電路圖對實(shí)物進(jìn)行制作，再進(jìn)行測試。5.2系統(tǒng)軟件程序流程設(shè)計系統(tǒng)軟件程序流程圖如圖5.2所示：數(shù)據(jù)初始化開始否是判斷start=1否是判斷被測信號是否有下降沿Cnt1開始計數(shù)Cnt2開始計數(shù)判斷被測信號是否有上升沿否Cnt1停止計數(shù)，cnt2開始計數(shù)否Cnt2停止計數(shù)，cnt1開始計數(shù)判斷被測信號是否有下降沿判斷被測信號是否有上升沿Cnt2停止計數(shù)，算占空比顯示占空比是判斷被測信號是否有下降沿否否判斷被測信號是否有上升沿是是否Cnt1停止計數(shù),算占空比結(jié)束6 系統(tǒng)調(diào)試與仿真6.1實(shí)驗(yàn)步驟（1）打開Quartus II，新建工程選擇文件存放位置，工程名設(shè)置截圖如圖6.1.1所示：圖6.1.1 工程名設(shè)置截圖（2）選擇好器件，最好不要默認(rèn)型號，器件選擇截圖如圖6.1.2所示：圖6.1.2 器件選擇截圖（3）本次實(shí)習(xí)需要仿真，所以要關(guān)聯(lián)ModelSim，語言使用VerilogHDL，關(guān)聯(lián)ModelSim截圖如圖6。1.3所示：圖6.1.3 關(guān)聯(lián)ModelSim截圖（4）新建“*.v”文件進(jìn)行程序編寫，編譯后成功后進(jìn)行testbench測試文件的編寫，保存后進(jìn)行編譯，編譯成功后進(jìn)行仿真。6.2系統(tǒng)仿真仿真結(jié)果如圖6.2.1所示。高電平為1500ns，低電平為2260ns ，理論值為39.8%，實(shí)際測量值39.8%。圖6.2.1 仿真結(jié)果7實(shí)驗(yàn)結(jié)論與分析在基于FPGA矩形脈沖占空比測量系統(tǒng)中，模擬部分能通過50mv1v電壓放大到3.3v的放大，放大的電壓經(jīng)過管腳輸入FPGA進(jìn)行測試占空比，通過按鍵開始啟動測試，并將測試結(jié)果顯示到數(shù)碼管上，精度為0.1%。表7.1測量誤差序號輸入電壓（V）頻率實(shí)際占空比（%）測量占空比（%）頻率誤差12.50.5HZ10.010.00.00090.090.00.00022.51HZ10.010.00.00090.090.00.00032.510HZ10.010.00.00090.090.00.00042.5500HZ10.010.00.00090.090.00.00052.51KHZ10.010.00.00090.090.00.00062.510KHZ10.010.10.01090.090.10.00172.5500KHZ10.010.30.03090.090.30.00382.51MHZ10.011.00.10090.091.00.01192.53MHZ10.013.00.30090.093.00.033102.55MHZ10.015.00.50090.095.00.056當(dāng)然，在此測量系統(tǒng)中存在誤差，誤差如下：（1）波形發(fā)生器在產(chǎn)生波形時，產(chǎn)生誤差；（2）波形經(jīng)過模擬電路到FPGA過程中，存在噪聲干擾，此時用示波器顯示會出現(xiàn)少許毛刺；（3）由于FPGA是利用時鐘節(jié)拍進(jìn)行對信號的采集，例如，當(dāng)時鐘前一個上升沿采到低電平，后一時鐘上升沿采到高電平，就可以判斷被測信號有上升沿的到來，就在這一過程就存在誤差，誤差分析圖如圖7.1所示：Clk誤差被測信號被測信號圖7.1 誤差分析圖為了減小以上存在的誤差，可以選用精度更好的波形發(fā)生器，適當(dāng)提高FPGA的主頻，提高模擬電路抗干擾能力，是測量系統(tǒng)精度提高。8實(shí)習(xí)心得在這兩周的實(shí)習(xí)過程中，我覺得對于占空比測量系統(tǒng)的設(shè)計，其硬件電路是在模電的基礎(chǔ)上設(shè)計的，主要是解決電壓放大問題，鍛煉了模擬電路的分析能力，對芯片手冊的閱讀能力，也加強(qiáng)對電路焊制與布局的能力。而數(shù)字部分設(shè)計是一個很靈活的東西，它反映了你解決問題的邏輯思維和創(chuàng)新能力。因此在整個設(shè)計過程中大部分時間是用在程序上面的。怎樣銜接各個模塊才是關(guān)鍵的問題所在，這需要對FPGA的結(jié)構(gòu)很熟悉。一個好的設(shè)計架構(gòu)清晰的思路可以決定設(shè)計難易程度和實(shí)現(xiàn)精度，可以鞏固基礎(chǔ)知識，提高實(shí)際項(xiàng)目實(shí)踐能力，本次電子系統(tǒng)設(shè)計實(shí)習(xí)全方面的鍛煉各種器件的使用能力以及知識運(yùn)用的靈活性，進(jìn)一步加強(qiáng)了團(tuán)隊合作的能力。通過這次設(shè)計，我懂得了學(xué)習(xí)的重要性，學(xué)會了堅持和努力，在實(shí)訓(xùn)過程中我們可以掌握書本中沒有的技能，加強(qiáng)自身各方面的能力，為以后工作打下基礎(chǔ)。9參考文獻(xiàn)1 常本康精密低頻信號頻率與占空比測量電路的設(shè)計與應(yīng)用醫(yī)學(xué)研究生學(xué)報，2002（8）154.2 梁志國脈沖波形占空比的數(shù)字測量及不確定度分析航天計測技術(shù)，2004（2）：100260613 汪虹，李宏基于FPGA的等占空比任意整數(shù)分頻器的設(shè)計儀器與儀表，2002(1)：1004373.4 閻石.數(shù)字電子技術(shù)基礎(chǔ).第5版：學(xué)位論文浙江：浙江大學(xué)，2010.附錄程序代碼及電路原理圖附錄程序代碼module pinlvji_top(clk,rst_n,clk_in,start,seg_data);input clk;input rst_n;input clk_in;input start;output 31:0 seg_data;wire start_biao;wire clk_1s;wire clkx;wire clk_biao_out;wire start_fsm;wire c0;wire 11:0 zhankongbi_out;my_pll my_pll_u(.inclk0(clk),.c0(c0);zhankongbi zhankongbi_u(.clk(c0),.rst_n(rst_n),.start_fsm(start_fsm),.clk_biao_out(clk_biao_out),.clk_biao_xia(clk_biao_xia),.cnt_zhan(zhankongbi_out);seg_v seg_v_u(.rst_n(rst_n), .clk(c0), .seg_data(seg_data),.hex(zhankongbi_out);endmodulemodule zhankongbi(clk,rst_n,start_fsm,clk_biao_out,clk_biao_xia,cnt_zhan);/占空比模塊input clk;input rst_n;input start_fsm;/開始標(biāo)志input clk_biao_out;/上升沿input clk_biao_xia;/下降沿output 11:0 cnt_zhan;/占空比值輸出reg 40:0 cnt1;reg 40:0 cnt2;reg 2:0 state;reg 40:0cnt;reg 41:0cnthh;reg biao;always (posedge clk)beginif(!rst_n) begincnt1 = 0;cnt2 = 0;state = 0; cnt = 41d0;cnthh = 42d0;biao = 0;endelse case (state)0:beginif(clk_biao_out & start_fsm)/先上升沿beginstate = 1;cnt1 = cnt1 + 41d1;biao = 0;endelse if(clk_biao_xia & start_fsm)/先下降沿beginstate = 4;cnt2 = cnt2 + 41d1;biao = 0;endelse beginstate = 0;biao = 0;endend1:beginif(!clk_biao_xia )/下降沿begincnt1 = cnt1 + 41d1;state = 1;endelsebegincnt2 = cnt2 + 41d1;state = 2;endend2:beginif(clk_biao_out | !start_fsm)/上升沿begin/c