FPGA簡(jiǎn)單的組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告.doc

上海電力學(xué)院實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)課程名稱： FPGA應(yīng)用開發(fā)試驗(yàn) 實(shí)驗(yàn)項(xiàng)目名稱： 簡(jiǎn)單的組合邏輯電路設(shè)計(jì)班 級(jí)： 姓名： 學(xué)號(hào)： 成績(jī)：_ 實(shí)驗(yàn)時(shí)間： 一、 實(shí)驗(yàn)?zāi)康?、 掌握組合邏輯的設(shè)計(jì)方法。2、 掌握組合邏輯電路的靜態(tài)測(cè)試方法。3、 加深PLD設(shè)計(jì)的過程，并比較原理圖輸入和文本輸入的優(yōu)劣。二、 實(shí)驗(yàn)原理根據(jù)第三章學(xué)習(xí)的VHDL硬件描述語(yǔ)言來設(shè)計(jì)一定功能的電路。三、 實(shí)驗(yàn)步驟1、 四舍五入判別電路設(shè)計(jì)一個(gè)四舍五入判別電路，其輸入為8421BCD碼，要求當(dāng)輸入大于或等于5時(shí)，判別電路輸出為1，反之為0。其VHDL描述語(yǔ)言為：時(shí)序仿真波形為：2、 控?zé)綦娐吩O(shè)計(jì)四個(gè)開關(guān)控制一盞燈的邏輯電路，要求合任一開關(guān)，燈亮；斷任一開關(guān)，燈滅。其VHDL描述語(yǔ)言為：功能仿真波形為：時(shí)序仿真波形：引腳分配：程序下載:之后在DE2上驗(yàn)證，實(shí)驗(yàn)結(jié)果與設(shè)計(jì)要求一致。3、 優(yōu)先排隊(duì)電路設(shè)計(jì)一個(gè)優(yōu)先排隊(duì)電路，排隊(duì)優(yōu)先順序依次為A，B，C要求輸出端最高只能有一端為“1”，即只能為優(yōu)先級(jí)較高的輸入端對(duì)應(yīng)的輸出端為“1”。其VHDL描述語(yǔ)言為：功能仿真波形為：時(shí)序仿真波形：引腳分配：程序下載：在DE2上驗(yàn)證，實(shí)驗(yàn)結(jié)果與設(shè)計(jì)要求一致。實(shí)驗(yàn)連線：1、四位撥碼開關(guān)連d0，d1，d2，d3信號(hào)對(duì)應(yīng)的管腳。 Out1輸出信號(hào)管腳接LED燈。2、四位按鍵開關(guān)分別連k0，k1，k2，k3信號(hào)對(duì)應(yīng)的管腳。 y輸出信號(hào)管腳接LED燈。3、a ,b , c信號(hào)對(duì)應(yīng)管腳分別連三個(gè)按鍵開關(guān)。輸出y1,y2,y3信號(hào)對(duì)應(yīng)的管腳分別連三個(gè)LED燈。五、實(shí)驗(yàn)小結(jié)通過本次試驗(yàn)，我掌握了組合邏輯的基本設(shè)計(jì)方法。能夠按照電路功能要求編寫出基本的VHDL硬件描述語(yǔ)言，能合理的分配輸入輸出引腳，并能夠在DE2上驗(yàn)證編寫程序是否符合電路設(shè)計(jì)要求。當(dāng)然，一開始又有對(duì)軟件使用不熟練，也出現(xiàn)了一些問題，