EDA移位相加8位硬件乘法器電路設(shè)計.doc

學(xué)號: 課程名稱： FPGA設(shè)計 題目： 移位相加8位硬件乘法器電路設(shè)計 學(xué) 生 姓 名： 學(xué) 院（系）：信息科學(xué)與工程學(xué)院 專 業(yè) 班 級： 一、 產(chǎn)品設(shè)計需求說明本產(chǎn)品實現(xiàn)的功能：比較方便地實現(xiàn)兩個8位二進制數(shù)的乘法運算。設(shè)計參數(shù)使用的芯片/硬件平臺GW48實驗系統(tǒng)軟件平臺WindowsXP+MuxplusII10.1二、 方案設(shè)計及實現(xiàn)1、系統(tǒng)實現(xiàn)原理和總體框圖該乘法器是由8位加法器構(gòu)成的以時序方式設(shè)計的8位乘法器。其乘法原理是：乘法通過逐項移位相加原理來實現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。從下圖可以清楚地看出此乘法器的工作原理。在下圖中，START信號的上跳沿及其高電平有兩個功能，即16位寄存器清零和被乘數(shù)A7.0向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號。CLK為乘法時鐘信號。當被乘數(shù)被加載于8位右移寄存器SREG8B后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。當為1時，與門ANDARITH打開，8位乘數(shù)B7.0在同一節(jié)拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節(jié)拍的上升沿被鎖進此鎖存器。而當被乘數(shù)的移出位為0時，與門全零輸出。如此往復(fù)，直至8個時鐘脈沖后，乘法運算過程中止。此時REG16B的輸出值即為最后的乘積。此乘法器的優(yōu)點是節(jié)省芯片資源，它的核心元件只是一個8位加法器，其運算速度取決于輸入的時鐘頻率。本設(shè)計采用層次描述方式，且用原理圖輸入和文本輸入混合方式建立描述文件。下圖是乘法器頂層圖形輸入文件，它表明了系統(tǒng)由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、選通與門模塊（ANDARITH）和16位鎖存器（REG16）所組成，它們之間的連接關(guān)系如下圖所示。原理框圖：鎖存器寄存器加法器選通與門clk輸入輸出 移位相加硬件乘法器電路原理圖2、主要模塊之8位右移寄存器模塊的設(shè)計模塊說明：輸入為clk,load和din,輸出為qb。模塊的主要功能是數(shù)據(jù)右移 8位右移寄存器工作流程圖 輸出最低位數(shù)據(jù)右移clk=1裝載新數(shù)據(jù)開始load=1結(jié)束YYNYN源代碼：-File:sreg8b.vhd -Designer:談鵬 -Module: clock -Description: -Simulator:MAX plusII 10.0.9/Window XP-Synthesizer:MAX plusII 10.0.9/Window XP -Date:2011/05/02 -Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sreg8b IS PORT(clk:IN STD_LOGIC; LOAD:IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); qb:OUT STD_LOGIC);END sreg8b;ARCHITECTURE behave OF sreg8b IS SIGNAL reg8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(clk,load) BEGIN IF load=1THEN reg8=din; ELSIF CLKEVENT AND CLK=1THEN reg8(6 DOWNTO 0)=reg8(7 DOWNTO 1); END IF; END PROCESS; qb=reg8(0); END behave;仿真圖3、主要模塊之8位加法寄存器模塊的設(shè)計模塊說明：輸入為b,a,輸出為s。模塊的主要功能是實現(xiàn)兩個8位數(shù)的加法運算。s=0&a+b結(jié)束 8位加法寄存器的工作流程圖開始源代碼：-File:adder8.vhd -Designer:談鵬 -Module: clock -Description: -Simulator:MAX plusII 10.0.9/Window XP-Synthesizer:MAX plusII 10.0.9/Window XP -Date:2011/05/02 -Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder8 IS PORT(b,a:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);END adder8;ARCHITECTURE behave OF adder8 IS BEGIN s7ii+DOUT(I)=DIN(I) AND ABINY源代碼：-File:andarith.vhd -Designer:談鵬 -Module: clock -Description: -Simulator:MAX plusII 10.0.9/Window XP-Synthesizer:MAX plusII 10.0.9/Window XP -Date:2011/05/02 -Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY andarith IS PORT(abin:IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END andarith;ARCHITECTURE behave OF andarith ISBEGIN PROCESS(abin,din) BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)=DIN(I) AND ABIN; END LOOP; END PROCESS;END behave;仿真圖5、主要模塊之16位鎖存器的設(shè)計模塊說明：輸入為clk,clr和d,輸出為q。模塊的主要功能是將數(shù)據(jù)鎖存。 16位鎖存器工作流程圖開始結(jié)束清零鎖存輸入值并右移低8位右移低八位將輸入鎖到高8位clr=1clk=1YYNN源代碼：-File:reg16b.vhd -Designer:談鵬 -Module: clock -Description: -Simulator:MAX plusII 10.0.9/Window XP-Synthesizer:MAX plusII 10.0.9/Window XP -Date:2011/05/02 -Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY reg16b IS PORT(clk,clr:IN STD_LOGIC; d:IN STD_LOGIC_VECTOR(8 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END reg16b;ARCHITECTURE behave OF reg16b IS SIGNAL R16S:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS(clk,clr) BEGIN IF clr=1THEN R16S0); ELSIF CLKEVENT AND CLK=1THEN R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1); R16S(15 DOWNTO 7)=D; END IF; END PROCESS;q=R16S;END behave;仿真圖三、 仿真及延時分析系統(tǒng)總體仿真圖（時序仿真）系統(tǒng)延時分析圖建立/保持時間分析頻率