大學(xué)_數(shù)電仿真實驗報告_調(diào)查報告_表格模板_實用文檔.docx

實驗一 1位全加器的設(shè)計一、 實驗?zāi)康?. 熟悉QUARTUSII軟件的使用；2. 熟悉實驗箱的使用；3. 掌握利用層次結(jié)構(gòu)描述法設(shè)計電路。二、 實驗原理及說明由數(shù)字電路知識可知，一位全加器可由兩個一位半加器與一個或門構(gòu)成，其原理圖如圖1所示。該設(shè)計利用層次結(jié)構(gòu)描述法，首先設(shè)計半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實驗箱，其中ain,bin,cin信號可采用實驗箱上SW0,SW1,SW2鍵作為輸入，并將輸入的信號連接到紅色LED管LEDR0,LEDR1,LEDR2上便于觀察，sum,cout信號采用綠色發(fā)光二極管LEDG0,LEDG1來顯示。圖1.1 全加器原理圖三、 實驗步驟1. 在QUARTUSII軟件下創(chuàng)建一工程，工程名為full_adder，芯片名為EP2C35F672C6 注意工程路徑放到指定的數(shù)據(jù)文件夾，不可放到軟件安裝目錄中；2. 新建Verilog語言文件，輸入如下半加器Verilog語言源程序； module half_adder(a,b,s,co);input a,b;output s,co; wire s,co;assign co=a & b;assign s=a b;endmodule3. 保存半加器程序為half_adder.v，進行功能仿真、時序仿真，驗證設(shè)計的正確性。4. 選擇菜單FileCreate/UpdateCreate Symbol Files for current file，創(chuàng)建半加器模塊。5. 新建一原理圖文件，在原理圖中調(diào)用半加器、或門模塊和輸入，輸出引腳，按照圖1所示連接電路。并將輸入ain,bin,cin連接到FPGA的輸出端，便于觀察。完成后另保存full_adder。6. 對設(shè)計進行全編譯，如出現(xiàn)錯誤請按照錯誤提示進行修改。7. 分別進行功能與時序仿真，驗證全加器的邏輯功能。8. 鎖定引腳采用JATG方式進行下載，通過SW0,SW1,SW2輸入，觀察的LEDR0，LEDR1，LEDR2，LEDG0，LEDG1亮滅驗證全加器的邏輯功能。4、 實驗結(jié)果與分析 1、半加器仿真結(jié)果 半加器所加波形： 時間仿真波形： 功能仿真波形： 2、全加器仿真結(jié)果 全加器所加波形： 時間仿真波形： 功能仿真波形：6、 總結(jié)這門實驗對我們來說是全新的，QUARTUSII軟件也是新的，不過好在這次實驗有詳細的步驟給我們作參考，而老師也詳細講述了每個步驟執(zhí)行的意義，不會的問題得到了解決，讓我們學(xué)習(xí)軟件有了很大的動力。實驗二 四位全加器的設(shè)計一、實驗?zāi)康?進一步加深理解全加器的工作原理及電路組成，加深對EDA技術(shù)的掌握。2熟悉利用Quartus 的原理圖輸入方法設(shè)計簡單組合電路，掌握層次化設(shè)計的方法，并通過一個四位全加器的設(shè)計把握原理圖輸入方式設(shè)計的詳細流程。二、實驗內(nèi)容 實驗內(nèi)容1：按照書本4.5.1節(jié)完成半加器和1位全加器的設(shè)計，包括用原理圖輸入，編譯，綜合，適配，仿真，實驗板上的硬件測試，并將此全加器電路設(shè)置成一個元件符號入庫。 實驗內(nèi)容2：建立一個更高層次的原理圖，利用以上獲得的1位全加器構(gòu)成4位全加器，并完成編譯，綜合，適配，仿真和硬件測試。三、實驗儀器 1.計算器及操作系統(tǒng) 2.Quartus II軟件四、實驗原理一個4位全加器可以由4個1位全加器構(gòu)成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相鄰的高位加法器的最低進位輸入信號cin相接。 1、半加器描述根據(jù)半加器真值表可以畫出半加器的電路圖。absoCo0000011010101101表1半加器h_adder真值表圖1 半加器h_adder電路圖2、1位全加器描述一位全加器可以由兩個半加器和一個或門連接而成，因而可以根據(jù)半加器的電路原理圖或真值表寫出1位全加器的VHDL描述。圖2 1位全加器電路圖3、4位全加器設(shè)計描述4位全加器可以看做四個1位全加器級聯(lián)而成，首先采用基本邏輯門設(shè)計一位全加器，而后通過多個1位全加器級聯(lián)實現(xiàn)4位全加器。其中，其中cin表示輸入進位位，cout表示輸出進位位，輸入A和B分別表示加數(shù)和被加數(shù)。S為輸出和，其功能可用布爾代數(shù)式表示為：S=A+B+Ci首先根據(jù)一位全加器的布爾代數(shù)式應(yīng)用基本邏輯門設(shè)計一位全加器，而后仿真驗證一位全加器設(shè)計，準確無誤后生成元件，供4位全加器設(shè)計用。將4個1位全加器級聯(lián)構(gòu)成四位全加器。五、實驗步驟1、為本項工程設(shè)計建立文件夾 ：文件夾取名為adder，路徑為d:adder。2、建立原理圖文件工程和仿真 原理圖編輯輸入流程如下：1） 打開原理圖編輯窗。打開Quartus，選菜單Filenew，選擇原理圖文件編輯輸入項Block Diagram/Schematic File，按OK鍵。2） 建立一個初始化原理圖。在編輯窗口點擊右鍵，在彈出菜單中選擇輸入元件項InsertSymbol,將元件調(diào)入原理圖編輯窗口中3） 原理圖文件存盤。選擇菜單FileSave As,將此原理圖存于剛才建立的目錄d:adder中，取名為h_adder.bdf。4） 建立原理圖文件為頂層設(shè)計工程。然后將此文件h_adder.bdf設(shè)定為工程。5） 繪制半加器原理圖。將元件放入原理圖編輯窗口，按圖1接好電路。6） 仿真測試半加器。全程編譯后，打開波形編輯器。選擇Filenew命令，在New窗口中選擇Vector Waveform File選項。設(shè)置仿真時間區(qū)域，編輯輸入波形，仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。3、將設(shè)計項目（一位半加器）設(shè)置成可調(diào)用的元件為了構(gòu)成全加器的頂層設(shè)計，必須將以上設(shè)計的半加器h_adder.bdf設(shè)置成課調(diào)用的底層元件。在半加器原理圖文件處于打開的情況下，選擇菜單FileCreate/UpdateCreate Symbol Files for Current File，即可將當前電路圖變成一個元件符號存盤，以便在高層次設(shè)計中調(diào)用。圖3 半加器示意圖4、設(shè)計全加器頂層文件 為了建立全加器頂層文件，必須再打開一個原理圖編輯窗口，方法同前。1) 選擇菜單FilenewBlock Diagram/Schematic File，將其設(shè)置成新的工程，命名為f_adder.bdf。2) 在打開的原理圖編輯窗口中，雙擊鼠標，選擇Project下先前生成的元件h_adder和若干元器件，按圖2連接好一位全加器電路圖。3) 仿真測試全加器。全程編譯后，打開波形編輯器。選擇Filenew命令，在New窗口中選擇Vector Waveform File選項。設(shè)置仿真時間區(qū)域，編輯輸入波形，仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。5、將設(shè)計項目（一位全加器）設(shè)置成可調(diào)用的元件為了構(gòu)成4位全加器的頂層設(shè)計，必須將以上設(shè)計的全加器f_adder.bdf設(shè)置成課調(diào)用的底層元件。在全加器原理圖文件處于打開的情況下，選擇菜單FileCreate/UpdateCreate Symbol Files for Current File，即可將當前電路圖變成一個元件符號存盤，以便在高層次設(shè)計中調(diào)用。圖4 一位全加器示意圖6、四位全加器設(shè)計 1.四位全加器原理圖如圖5所示。圖5 四位全加器電路圖六、實驗結(jié)果與分析 1.半加器仿真波形圖6 半加器仿真波形分析可得，通過二輸入與門，非門，或門，輸出的so為兩者之和，c0為進位。仿真結(jié)果與半加器真值表表1相同，半加器設(shè)計成功。2.一位全加器的仿真波形圖圖7 一位全加器的RTL圖圖8 一位全加器的仿真波形圖仿真結(jié)果如圖，1位全加器設(shè)計成功。3.四位全加器仿真波形從波形可以得出，輸入輸出滿足表達式S=A+B+CI，S15時進位位置1，設(shè)計電路功能達到設(shè)計要求。4位全加器設(shè)計成功。圖9 四位全加器仿真波形實驗三 三輸入與門、三輸入或門一、實驗?zāi)康?、理解簡單組合電路設(shè)計方法。2、掌握基本門電路的應(yīng)用。二、實驗原理三輸入與門、三輸入或門的真值表略。輸出分別為： out=a&b&c; out=abc;三、實驗連線1、將EP2C5適配板左下角的JTAG用十芯排線和萬用下載區(qū)左下角的SOPC JTAG 口連接起來，萬用下載區(qū)右下角的電源開關(guān)撥到 SOPC下載的一邊2、請將JPLED1短路帽右插，JPLED的短路帽全部上插。3、請將JP103的短路帽全部插上。四、實驗步驟按照步驟三正確連線，完成項目的建立，文件的命名，文件的編輯，語法檢查，引腳分配，編譯，下載。引腳鎖定見圖： 圖4-1五、實驗代碼三輸入與門參考代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC; B :IN STD_LOGIC; C :IN STD_LOGIC; OUTA :OUT STD_LOGIC );END triple_input;ARCHITECTURE ADO OF triple_input IS BEGIN OUTA= A AND B AND C; END ADO;波形如下： 圖5-1三輸入或門參考代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY triple_input ISPORT (A :IN STD_LOGIC; B :IN STD_LOGIC; C :IN STD_LOGIC; OUTA :OUT STD_LOGIC );END triple_input;ARCHITECTURE ADO OF triple_input IS BEGIN OUTA= A OR B OR C; END ADO;波形如下： 圖5-2六、實驗現(xiàn)象 對應(yīng)真值表，以開關(guān)SW1,SW2,SW3 作為三輸入與門或者三輸入或門輸入信號對應(yīng)a,b,c，以D101為輸出信號，當結(jié)果為0時彩色LED燈熄滅，當結(jié)果1時彩燈點亮。調(diào)試ok的EP2C5文件在triple_input_and文件夾中，可以直接調(diào)用。四、 三輸入與門： out=a&b&c 根據(jù)這個邏輯表達式，觀察到，只有SW1SW2SW3開關(guān)都開時，燈亮。其他情況，燈都不亮。五、 三輸入或門：out=abc 根據(jù)這個邏輯表達式，觀察到，只有SW1SW2SW3開關(guān)任一一個開時，燈亮。開關(guān)都不開時，燈都不亮。 實驗四 8-3優(yōu)先編碼器一、實驗?zāi)康呐c要求：1、通過常見基本組合邏輯電路的設(shè)計，熟悉EDA設(shè)計流程。2、熟悉文本輸入及仿真步驟。3、掌握VHDL設(shè)計實體的基本結(jié)構(gòu)及文字規(guī)則。4、掌握組合邏輯電路的靜態(tài)測試方法。5、理解硬件描述語言和具體電路的映射關(guān)系。二、實驗步驟與內(nèi)容：1、創(chuàng)建工程。2、新建文件夾。3、輸入正確的源程序，保存，編譯。4、波形仿真，分配引腳，編譯。5、下載到試驗箱，進行功能驗證。備注：實驗源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ENCODER ISPORT( D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) );END ;ARCHITECTURE XIANI OF ENCODER ISBEGINPROCESS(D)BEGIN IF (D(7)=0)THEN A=111; ELSIF (D(6)=0)THEN A=110; ELSIF (D(5)=0)THEN A=101; ELSIF (D(4)=0)THEN A=100; ELSIF (D(3)=0)THEN A=011; ELSIF (D(2)=0)THEN A=010; ELSIF (D(1)=0)THEN A=001; ELSIF (D(0)=0)THEN A=000; ELSE A=ZZZ; END IF;END PROCESS;END;實驗仿真波形截圖實驗五 3-8譯碼器實驗一、實驗?zāi)康?1、掌握MAX+PlusII軟件的基本操作與應(yīng)用。 2、會使用VHDL語言編寫簡單的程序。 3、了解可編程器件MAX7000S器件的設(shè)計全過程，并能處理設(shè)計過程出現(xiàn)的簡單問題。二、實驗器材 硬件：MAX+PlusII實驗開發(fā)板（芯片是EPM7128SLC84-15,包括電源線，并行下載電纜），計算機一臺。 軟件：安裝Max+plusII 10.2 軟件并安裝license。對于WindowsNT/2000/XP,還需要安裝下載電纜的驅(qū)動程序。三、實驗步驟：MAX+PlusII支持多種設(shè)計輸入方法，如原理圖輸入、硬件描述語言（HDL）輸入、波形圖輸入、底層輸入和層次輸入等，本實驗采取的是硬件描述語言輸入方法，使用VHDL語言。（一）VHDL程序輸入：1、軟件的啟動：單擊“start”進入“程序”選中“Max+PlusII 10.2 BASELINE”，打開“”Max+plusII軟件。2、啟動Max+PlusIIText Editor菜單，彈出VHDL語言輸入窗口，將已經(jīng)編寫好的3-8譯碼器的程序?qū)懭?。程序語言如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY decoder ISPORT(inp: IN std_logic_vector(2 downto 0);outp: OUT bit_vector(7 downto 0);END decoder;ARCHITECTURE a OF decoder ISBEGIN outp(0)=1 when inp=000else0; outp(1)=1 when inp=001else0; outp(2)=1 when inp=010else0; outp(3)=1 when inp=011else0; outp(4)=1 when inp=100else0; outp(5)=1 when inp=101else0; outp(6)=1 when inp=110else0; outp(7)=1 when inp=111else0; END a;（二）設(shè)置管腳：將輸入inp2、inp1、inp0設(shè)置到三個按鍵開關(guān)上，對應(yīng)管腳分別是56、57、58輸出outp7、outp6 outp0設(shè)置到八個LED燈上，對應(yīng)管腳分別是30、31、33、34、35、36、37、39。按下面步驟設(shè)置：1、在assignDevice中選擇“EPM7128SLC84-15”芯片；2、用Assign-Pin/Location/Chip項，出現(xiàn)對話框；3、在對話框中，Node-Name輸入結(jié)點名，例如輸入“inp2”，在pin項輸入要寫入的引腳號，即“56”，在pintype中選擇input或output等，按“add”鍵，把上面的腳位定義添加進去；4、重復(fù)以上步驟，完成其余管腳的設(shè)置。（三）程序的編譯 Max+Plus處理一個設(shè)計時compiler會在設(shè)計文件中讀取信息并產(chǎn)生編程文件（.pof），和仿真文件（.cnf），給出信息（錯誤、警告等），可以利用它自動打開有錯誤的文件，并以高亮度方式顯示錯誤位置，告之用戶以便修正。單擊編譯按鈕進行編譯，如果程序有錯誤，將會提示，根據(jù)提示進行改正，直至沒有錯誤，編譯。（四）模擬仿真一個項目的設(shè)計輸入，編譯后不一定完全符合要求，因為只能保證為項目創(chuàng)建一個編程文件，而不能保證按照期望那樣運行，因此就必須模擬防真或在線防真，Max+Plus軟件提供了模擬防真，在模擬防真?zhèn)€過程中，需要給Max+Plus模擬器提供輸入變量，模擬器將利用這些輸入信號來產(chǎn)生輸出信號。具體的仿真文件如下圖： （五）器件下載編程與硬件實現(xiàn)：首先將硬件連接好，外接+5V電源，啟動Max+PlusIIProgram菜單；接著在Option-hardware setup窗口中hardware type選項中選擇ByteBlaster，在parallel port項選擇正確的并口；然后，單擊Program按鈕，進行下載編程，直至完成下載，最后按OK退出。至此，已經(jīng)完成了可編程器件的從VHDL語言編寫到下載實現(xiàn)的整個過程。四、實驗結(jié)果用三位撥碼開關(guān)代表譯碼器的輸入端inp2、inp1、inp0，將之分別與EPM7128SLC84-15芯片的相應(yīng)管腳相連；用LED燈來表示譯碼器的輸出，將outp7、 outp0對應(yīng)的管腳分別與8只LED燈相連。試驗結(jié)果如下：其中按鍵“未按”代表“1”，按健“按下”代表“0”；燈“亮”代表輸出為“0”，燈“滅”代表輸出為“1”。inp2inp1inp0outp7outp6outp5outp4outp3outp2outp1outp0111滅亮亮亮亮亮亮亮110亮滅亮亮亮亮亮亮101亮亮滅亮亮亮亮亮100亮亮亮滅亮亮亮亮011亮亮亮亮滅亮亮亮010亮亮亮亮亮滅亮亮001亮亮亮亮亮亮滅亮000亮亮亮亮亮亮亮滅試驗結(jié)果和理論相一致，實驗成功。五、實驗小結(jié)通過對本實驗的學(xué)習(xí)，對MaxplusII軟件已經(jīng)有了一定的認識，同時對VHDL語言編程器整個設(shè)計過程也有了一個完整的概念和思路。 實驗中需注意的問題：1. 在文件名必須與VHDL文件中的設(shè)計實體名保持一致。2. 在編譯前必須把文件保存成擴展名為.vhd格式。3. 在設(shè)置引腳時，一定要看電路板，以及電路圖，找對各個輸入輸出接口對應(yīng)的芯片引腳。實驗六 四位十進制頻率計實驗說明：本設(shè)計采用同步計數(shù)的方法，很好地解決了異步頻率計逢9進一的缺陷，（比如1096，會測成1196,109會測成119）實驗?zāi)康?1、 熟悉 EDA 軟件（QuartusII）的硬件描述語言輸入設(shè)計方法； 2、掌握 VHDL 語言的層次化設(shè)計方法和仿真分析方法； 3、了解功能仿真、時序仿真和時序參數(shù)分析的意義。一、 實驗儀器計算機一臺；Quartus 軟件；FPGA開發(fā)板二、 實驗內(nèi)容 1、 用 VHDL 語言完成4 位十進制計數(shù)器、4 位鎖存器、測頻控制器的設(shè)計，包括編 譯、綜合、仿真；* 2、采用層次化設(shè)計的方法，用VHDL 語言的元件例化語句寫出4 位十進制頻率計的 頂層文件，并分別給出其測頻功能和時序仿真分析波形圖，并加以分析；* 3、用 EDA 實驗箱進行硬件驗證，并分析測量結(jié)果;建議硬件測試實驗電路采用NO.0 電路結(jié)構(gòu)，待測信號F_IN 接clock0；測頻控制時鐘CLK 接clock2；* 4、在 2 基礎(chǔ)上將其擴展為8 位十進制頻率計，或帶譯碼輸出的4 位十進制頻率計。實驗測試電路采用NO.0四實驗現(xiàn)象每在F_IN鍵入一個頻率，通過頻率計可測出該頻率大小，并在數(shù)碼管上顯示相應(yīng)的數(shù)值。測頻控制器功能仿真圖測頻控制器時序仿真圖原理說明1 測頻控制器的使能信號（起名為TSTEN），它具有產(chǎn)生一個1秒脈沖寬度且周期為2秒的信號，其功能是對頻率計的每一個計數(shù)器的使能端進行同步控制，當其為高電平時允許計數(shù)，低電平時停止計數(shù)，并保持所計數(shù)； 2 在停止計數(shù)期間，首先要能產(chǎn)生一個鎖存信號，用其上跳沿，將前一秒的計數(shù)值鎖存進16位鎖存器中，并由外部的七段譯碼器輸出并穩(wěn)定顯示（設(shè)置鎖存器的好處，在于可以消除周期性清零信號帶來的不斷閃爍）；3 信號鎖存后，必須有一清零信號對所有計數(shù)器進行清零，為下一次計數(shù)做準備 4 每一個計數(shù)器CNT10有4位輸出（00001001分別表示十進制中的09），因此需要用四片CNT10。四片CNT10應(yīng)串接起來，當前一片CNT10產(chǎn)生進位信號后，由CARRY_OUT輸出跳變高電平，引入下一片CNT10（也即輸入時鐘信號CLK）。為解決逢9進1的缺陷，本例各計數(shù)器采用同步計數(shù)。各計數(shù)器的進位輸出口與自己使能端相與作為下一個高位計數(shù)器的使能端，本例考慮的電路的簡潔，已將與門綜合到各個計數(shù)器中，各計數(shù)器sout為與門輸出端口，a位與門一個輸入口。4位十進制頻率計功能仿真圖4位十進制頻率計時序仿真圖五 附：VHDL代碼底層文件一：測頻控制器（test_ctl）Library ieee;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity test_ctl isPort ( clkk: in std_logic; test_en: out std_logic; load: out std_logic; clr_cnt: out std_logic);end test_ctl;architecture behav of test_ctl issignal div2clk :std_logic;begin process(clkk) begin if clkkevent and clkk=1 thendiv2clk=not div2clk; end if;end process;process(clkk,div2clk)beginif clkk=0 and div2clk=0 then clr_cnt=1;else clr_cnt=0;end if;end process;load=not div2clk;test_en0); elsif clkevent and clk=1 then if ena=1 then if cqi0); end if; end if;end if;if cqi=9 then cout=1;else cout=0;end if;cq=cqi;sout=a and cout;end process;end behav;底層文件三：32位鎖存器（reg32）Library ieee;Use ieee.std_logic_1164.all;Entity reg32 isPort (load: in std_logic; din: in std_logic_vector(31 downto 0); dout: out std_logic_vector(31 downto 0);end reg32;architecture behav of reg32 isbegin process(load,din) beginif loadevent and load=1 thendoutf_in,clr=clr1,ena=ena1,cq=cq1,a=ena1,sout=sout1); u2 : cn