第2章 設(shè)計(jì)流程及其工具.ppt

EDA技術(shù)實(shí)用教程 第2章EDA設(shè)計(jì)流程及其工具 2 1設(shè)計(jì)流程 KX康芯科技 圖2 1應(yīng)用于FPGA CPLD的EDA開發(fā)流程 2 1設(shè)計(jì)流程 KX康芯科技 2 1 1設(shè)計(jì)輸入 原理圖 HDL文本編輯 1 圖形輸入 2 HDL文本輸入 將使用了某種硬件描述語言 HDL 的電路設(shè)計(jì)文本 如VHDL或Verilog的源程序 進(jìn)行編輯輸入 2 1設(shè)計(jì)流程 KX康芯科技 2 1 2綜合 整個綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入的HDL文本 原理圖或狀態(tài)圖形描述 依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯 優(yōu)化 轉(zhuǎn)換和綜合 最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件 2 1 3適配 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中 使之產(chǎn)生最終的下載文件 如JEDEC Jam格式的文件 2 1設(shè)計(jì)流程 KX康芯科技 2 1 4時序仿真與功能仿真 2 1 5編程下載 2 1 6硬件測試 2 2ASIC及其設(shè)計(jì)流程 KX康芯科技 ASIC ApplicationSpecificIntegratedCircuits 專用集成電路 圖2 2ASIC分類 2 2ASIC及其設(shè)計(jì)流程 KX康芯科技 2 2 1ASIC設(shè)計(jì)方法 圖2 3ASIC實(shí)現(xiàn)方法 KX康芯科技 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 2 2 2一般ASIC設(shè)計(jì)的流程 圖2 4ASIC設(shè)計(jì)流程 2 3常用EDA工具 KX康芯科技 2 3 1設(shè)計(jì)輸入編輯器 2 3 4適配器 2 3 5下載器 2 4QuartusII簡介 KX康芯科技 圖1 9QuartusII設(shè)計(jì)流程 2 5IP核簡介 KX康芯科技 IP IntellectualProperty 習(xí)題 KX康芯科技 1 1敘述EDA的FPGA CPLD設(shè)計(jì)流程 1 2IP是什么 IP與EDA技術(shù)的關(guān)系是什么 1 3敘述ASIC的設(shè)計(jì)方法 1 4FPGA CPLD在ASIC設(shè)計(jì)中有