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第一章 專用集成電路概念及設計流程 2 專用集成電路概念 通用集成電路 CPU DSP DRAM TTL系列 數(shù)字電路 運放OA 基準源 ADC DAC DC DC 模擬電路 市場上能買到的電路專用集成電路玩具電路 燈具電路 工業(yè)控制電路 等等 市場上買不到的電路 數(shù)字的 模擬的 混合的 3 ASIC的優(yōu)點與發(fā)展趨勢 專用集成電路技術的應用 使得電子產(chǎn)品的體積縮小 重量減輕 性能提高 成本降低 保密性增強等等 推動了ASIC技術向更廣泛領域的發(fā)展 形成了良性循環(huán) ASIC的進一步發(fā)展 以及IP的復用技術 形成了后來SoC的問世以及SiP概念的提出 4 半導體制造工藝 IC制造工藝模擬IC電路 Bipolar工藝 CMOS工藝 數(shù)字IC電路 CMOS工藝 數(shù)?；旌闲盘朓C電路 CMOS Bi CMOS工藝 電源相關功率IC電路 BCD工藝 ASIC制造常用工藝標準CMOS工藝 5 設計流程 IC的設計流程特殊工藝器件的設計流程模擬電路設計流程數(shù)字電路設計流程數(shù) ?；旌想娐吩O計流程ASIC設計流程 標準CMOS工藝 模擬電路設計流程數(shù)字電路設計流程 Logic工藝 數(shù) ?；旌想娐吩O計流程 Mixed signal工藝 6 特殊工藝器件的設計流程 7 常用的TCAD軟件 8 模擬IC設計流程 9 模擬集成電路設計常用工具 10 前端設計 數(shù)字IC設計流程 11 后端設計 12 數(shù)字集成電路設計常用工具 13 與目前IC技術相應的主要數(shù)據(jù) 元件數(shù) 芯片 1000萬晶體管 die芯片面積 mm2 1 100mm2硅片直徑 mm 20mm 8英寸 wafer特征線寬 m 0 18 m 90nm CD結深 m 0 2 m xj柵氧化層厚度 nm 5nm 50A d工作電壓 V 3 3V 1 8V速度功耗乘積 J 14 關于速度功耗積 是衡量超大規(guī)模IC產(chǎn)品設計水平的重要標志在ASIC設計的每一步 都有對產(chǎn)品速度 功耗進行決擇 控制的能力 速度 功耗是一對矛盾 在系統(tǒng)設計一級 算法的確定非常重要 并行算法速度快但功耗大 串行算法則反之 在邏輯設計一級 是否采用諸如超前進位鏈之類的附加電路 對芯片速度的影響也非常明顯 15 器件結構 電路形式對速度 功耗的影響 器件結構對速度 功耗的影響雙極型器件速度快 但功耗大 MOS型器件功耗低 但速度相對也低 電路形式對速度 功耗的影響同是雙極型器件 ECL電路快于TTL電路 后者器件進入深飽和區(qū)而前者只達臨界飽和點 同是MOS型器件 CMOS電路功耗低于單純NMOS或PMOS電路 后者有靜態(tài)功耗而前者無靜態(tài)功耗 16 ASIC成本 每個芯片 chip 的成本可用下式估算 總成本 設計成本 光罩成本 制造成本 暫不考慮封裝測試成本 其中Ct為芯片開發(fā)總成本 Cd為設計成本 Cm為光罩成本 Cp為每片wafer上電路的加工成本 V為總產(chǎn)量y為成品率 n為每一大園片上的芯片數(shù) chip數(shù) wafer 17 降低成本的方法 增大V V y n w當批量V做得很大時 上式前二項可以忽略 成本主要由生產(chǎn)加工費用決定 增大y 縮小芯片面積 因為當硅片的材料質量一定時 其上的晶格缺陷數(shù)也基本上是確定的 一個芯片上如果有一個缺陷 那芯片功能就難以保證 芯片做得越小 缺陷落在其上的可能性也就越小 成品率就容易提高 18 降低成本的方法 cont 增大n 增大wafer尺寸 2英寸4英寸5英寸8英寸12英寸 這種方法需要工藝設備更新?lián)Q代的支持 工藝設備的更新?lián)Q代反過來使每一大園片的加工成本Cp也有所提高減小芯片面積 使得在相同直徑的大圓片上可以做更多的芯片電路這種方法會不斷要求工藝特征尺寸變小 0 6um0 35um0 18um0 09um 加工成本Cp也會有所提高 19 在確定工藝下減小芯片面積的方法 優(yōu)化的邏輯設計 用最少的邏輯部件完成最多的系統(tǒng)功能 本課程中介紹的乘法器 平方器的優(yōu)化設計就是一些典型實例 優(yōu)化的電路設計 用最少的器件實現(xiàn)特定的邏輯功能 本課程中介紹的用CMOS傳輸門的方法實現(xiàn)D觸發(fā)器 較之傳統(tǒng)的用 與非門 的方法就可大大減少器件數(shù)目 優(yōu)化的器件設計 盡量減小器件版圖尺寸 器件結構要合理 驅動能力不要有冗余 優(yōu)化的版圖設計 盡量充分利用版芯面積 合理布局 減小連線長度 減少無用區(qū)等 20 封裝測試成本 封裝測試成本 DIP140 16元 顆SOP140 20元 顆SOT60 17元 顆封裝試樣費1000元 項目測試程序開發(fā)費2000元 項目 21 ASIC其他費用 光罩 掩膜板 費用3um工藝0 4萬元 塊 一套板9 10塊0 6umCMOS工藝1萬元 塊 一套板14 15塊最小流片量3um5寸線 4wafer 批 0 1萬元 wafe