AltiumDesigner基于FPGA系統(tǒng)設(shè)計功能培訓(xùn).ppt

1,Altium Designer FPGA系統(tǒng)設(shè)計培訓(xùn) Altium Designer FPGA System Design Training,Altium Designer 跨平臺FPGA設(shè)計解決方案,Editor : Drogy Hua,2,PCB與FPGA設(shè)計的系統(tǒng)集成,Altium Designer將傳統(tǒng)的PCB設(shè)計與數(shù)字邏輯電路設(shè)計及基于FPGA的嵌入式軟件設(shè)計集成起來，突破了傳統(tǒng)板級設(shè)計的界限；從而使系統(tǒng)電路設(shè)計、驗證及CAM輸出功能結(jié)合在一起。 PCB與FPGA引腳的雙向同步功能，充分詮釋了Altium公司為主流設(shè)計人員提供易學(xué)、易用的EDA設(shè)計工具的一貫理念。同時，基于FPGA的片上可編程系統(tǒng)設(shè)計（SOPC）功能的引入，更加弱化了軟硬設(shè)計的差異，為傳統(tǒng)的電子設(shè)計拓寬了應(yīng)用領(lǐng)域。,3,Altium Designer 之?dāng)?shù)字邏輯設(shè)計,系統(tǒng)控制功能 數(shù)字邏輯電路設(shè)計 FPGA設(shè)計仿真 虛擬儀器,4,系統(tǒng)控制功能,設(shè)計流程的圖形化 通過系統(tǒng)界面自動調(diào)用FPGA廠商提供的工具進(jìn)行布局及布線 設(shè)計環(huán)境中的集中過程監(jiān)控提供及時的反饋從而實現(xiàn)交互式設(shè)計方法 Altium稱這種交互式設(shè)計方法為“LiveDesign”,5,文件和 項目管理,綜合， 布局及布線, 下載的 過程控制,物理或 硬設(shè)備鏈,邏輯或 軟 設(shè)備鏈,Nexus 元件層次,FPGA系統(tǒng)控制界面,6,系統(tǒng)控制功能,提供綜合及器件編程控制 提供物理硬件訪問及邊界掃描(boundary scan) 多個Nanoboard開發(fā)板可被連接在一起,JTAG或稱 硬鏈,7,系統(tǒng)控制功能,JTAG 硬鏈?zhǔn)鼓憧膳cNanoboards開發(fā)板上物理設(shè)備互動,JTAG 或稱 硬 鏈,8,系統(tǒng)控制功能,支持Nexus 協(xié)議的虛擬儀器與PC間通訊,虛擬儀器,Nexus 或稱 軟 鏈,9,系統(tǒng)控制功能,Protel 2004 虛擬儀器: 邏輯分析儀 內(nèi)存容量從1K到幾 MB 頻率發(fā)生器 頻率計數(shù)器 IO模塊 單座, 雙座, 四座,10,系統(tǒng)控制功能,Nexus鏈路元件層次,11,系統(tǒng)控制功能,系統(tǒng)級硬件調(diào)試過程,12,Altium Designer 之?dāng)?shù)字邏輯設(shè)計,系統(tǒng)控制功能 數(shù)字邏輯電路設(shè)計 FPGA設(shè)計仿真 虛擬儀器,13,數(shù)字邏輯電路設(shè)計,Altium Designer Protel2004集成一個高效、通用的跨平臺可編程數(shù)字邏輯器件開發(fā)工具，為數(shù)字邏輯器件設(shè)計提供了許多方便快捷的設(shè)計手段； Altium Designer Protel2004支持原理圖(Schematic)及硬件描述語言（包括：VHDL和Verilog HDL）的設(shè)計輸入模式； Altium Designer Protel2004提供對設(shè)計的功能性仿真、系統(tǒng)仿真、時序分析及實時驗證等功能； Altium Designer Protel2004為用戶系統(tǒng)設(shè)計提供豐富的跨器件平臺的預(yù)綜合及驗證的IP內(nèi)核，支持用戶創(chuàng)建通用的IP內(nèi)核； Altium Designer Protel2004為用戶提供自動測試平臺生成器； Altium Designer Protel2004支持對可編程數(shù)字邏輯器件引腳約束定義的導(dǎo)入，包括Altera、Xilinx、Actel等器件原廠商開發(fā)工具下的引腳定義文件;,14,數(shù)字邏輯電路設(shè)計,FPGA設(shè)計中所用的 IP元件,15,數(shù)字邏輯電路設(shè)計,對目標(biāo)FPGA 進(jìn)行綜合,EDIF 元件詳述,1. 由VHDL 上產(chǎn)生圖表符(Sheet Symbol),2.創(chuàng)建預(yù)先合成元件,創(chuàng)建 IP元件兩種方法:,只要系統(tǒng)綜合一次，VHDL就綜合一次,整個系統(tǒng)綜合期間， EDIF元件被用作暗箱,16,數(shù)字邏輯電路設(shè)計 之IP Core,創(chuàng)建預(yù)先合成的IP內(nèi)核器件 由于芯片設(shè)計的復(fù)雜性和生產(chǎn)面市時間對于保證終端市場的成功率至關(guān)重要。設(shè)計師不斷尋求縮短設(shè)計周期的方法。以及更有效的設(shè)計方式。隨著我們步入系統(tǒng)級芯片時代，利用IP內(nèi)核和可編程邏輯進(jìn)行設(shè)計復(fù)用顯得日趨重要。IP資源復(fù)用（IP Reuse）是指在集成電路設(shè)計過程中，通過繼承、共享或購買所需的如知識產(chǎn)權(quán)內(nèi)核，然后再利用EDA工具進(jìn)行設(shè)計、綜合和驗證。從而加速流片設(shè)計過程，降低開發(fā)風(fēng)險。IP Reuse 已逐漸成為現(xiàn)代集成電路設(shè)計的重要手段，在日新月異的各種應(yīng)用需求面前，超大規(guī)模集成電路設(shè)計時代正步入一個IP整合的時代。 IP Reuse不僅僅應(yīng)用于專用集成電路設(shè)計，對基于FPGA的嵌入式系統(tǒng)設(shè)計領(lǐng)域而言，更是具有舉足輕重的地位。 Altium Designer為廣大的工程師提供了一個設(shè)計IP Core的平臺，可以采用原理圖和HDL語言相結(jié)合的方式進(jìn)行設(shè)計的捕獲，并且根據(jù)不同的配置對同一個IP Core進(jìn)行綜合，以生成針對不同F(xiàn)PGA的IP Core。,17,數(shù)字邏輯電路設(shè)計 之IP Core,關(guān)于EDIF EDIF就是英文Electronic Design Interchange Format的簡寫，即電子設(shè)計交換格式。作為原始的在電子設(shè)計工具間傳遞集成電路設(shè)計信息的標(biāo)準(zhǔn)數(shù)據(jù)格式。最新的EDIF版本為1996年ANSI/EIA 682-1996，即4.0版本；更多信息請參考官方網(wǎng)站 Altium Designer將EDIF作為設(shè)計綜合階段的一部分并且可以被應(yīng)用在后續(xù)的FPGA布局/布線工具中。通過產(chǎn)生EDIF文件，從而與標(biāo)準(zhǔn)化相一致。 ANSI/EIA：美國國家標(biāo)準(zhǔn)化組織/電子工業(yè)聯(lián)合會,18,數(shù)字邏輯電路設(shè)計 之IP Core,通過實例創(chuàng)建一個新的IP Core 選擇菜單File-New-Project-Core Project命令，創(chuàng)建新的內(nèi)核工程，并保存工程為KeyPadScanner.PrjCor。 創(chuàng)建或者添加用于完成IP Core所需要的原理圖，右鍵點擊該工程，選擇Add Existing to Project，選擇在安裝目錄下ExamplesFPGA ProcessorsI2C DAC and ADC TSK165KeyPadScanner.SchDoc，此時該原理圖文檔被添加到工程中，并保存。 用戶也可以根據(jù)自己的需要，修改原理圖或者添加HDL描述文件。,19,數(shù)字邏輯電路設(shè)計 之IP Core,設(shè)置工程選項，選擇菜單Project-Project Option，單擊Options選項，選中Core Project Options下的兩個復(fù)選框。 創(chuàng)建IP Core時所產(chǎn)生的EDIF文件將以ZIP文件的形式保存，因此需要創(chuàng)建一個文件夾來保存這些EDIF網(wǎng)表，針對任何設(shè)計進(jìn)行綜合時，系統(tǒng)會從此文件夾搜索相應(yīng)的EDIF網(wǎng)表，此文件夾可創(chuàng)建在硬盤的任何地方，本例中取名為EDIF。,20,數(shù)字邏輯電路設(shè)計 之IP Core,選擇菜單Tools-FPGA Preferences，選中FPGA下的Synthesis，然后在窗口右側(cè)User Presynthesized model folder下指定相應(yīng)的文件夾。,21,數(shù)字邏輯電路設(shè)計 之IP Core,創(chuàng)建配置及約束文件，該步驟可以使您的IP Core適應(yīng)不同的目標(biāo)器件，一個約束文件將會對應(yīng)一個目標(biāo)FPGA器件，本例中將會創(chuàng)建兩個配置，所以此IP Core將用于兩種不同的目標(biāo)FPGA器件。用右鍵點擊工程，在彈出菜單中選擇Add New to ProjectConstraint，新的約束文件將會被打開，名為*.constraint。 在Constraint編輯環(huán)境下，選擇菜單Design-Add-Modify Part Constraint，將會彈出物理器件的對話框，接下來選擇Xilinx SpartanIIE型號的芯片。 另存文件名為SpartanIIECore.Constraint,22,數(shù)字邏輯電路設(shè)計 之IP Core,在工程欄中，打開原理圖文件，返回到原理圖編輯環(huán)境下，選擇菜單Design-Synthesize all Configurations，系統(tǒng)會自動產(chǎn)生中的VHDL文件和用于布局布線的EDIF網(wǎng)表文件，以及綜合后的日志文件，所有這些文件都會顯示在Generated（配置文件）文件夾里；如果系統(tǒng)信息中報錯，則需要返回原理圖編輯環(huán)境下，修改錯誤后重新綜合。,23,數(shù)字邏輯電路設(shè)計 之IP Core,選擇菜單Design-Publish，系統(tǒng)會將本IP Core工程的Project Outputs文件夾中的所有EDIF文件打包，并把它們拷貝到用戶先前指定的EDIF網(wǎng)表文件夾中。 在接下來創(chuàng)建用于原理圖設(shè)計的圖表符時，此符號將與前面所產(chǎn)生的EDIF文件建立鏈接關(guān)系，選擇菜單Design-Generate Symbol，在彈出的對話框內(nèi)，用戶設(shè)定相應(yīng)的器件參數(shù)。,24,數(shù)字邏輯電路設(shè)計 之IP Core,當(dāng)成功的創(chuàng)建了一個內(nèi)核工程后，該項目將可以直接應(yīng)用在其他的項目設(shè)計中。這將簡化項目設(shè)計的復(fù)雜度。 然后，還可以通過器件的屬性欄中，編輯器件的引腳信息。,25,Altium Designer 之?dāng)?shù)字邏輯設(shè)計,系統(tǒng)控制功能 數(shù)字邏輯電路設(shè)計 FPGA設(shè)計仿真 虛擬儀器,26,FPGA設(shè)計仿真,Altium Designer支持VHDL設(shè)計的行為仿真，該功能將用于FPGA中數(shù)字電路的前期功能驗證。在仿真前，需要建立一個VHDL Testbench（即VHDL測試平臺）文件。如下圖：,27,Altium Designer 之?dāng)?shù)字邏輯設(shè)計,系統(tǒng)控制功能 數(shù)字邏輯電路設(shè)計 FPGA設(shè)計仿真 虛擬儀器,28,虛擬儀器,虛擬儀器 Altium Designer系統(tǒng)中包含了一個虛擬儀器主機(jī)，利用Nexus通訊協(xié)議使在大規(guī)?？删幊踢壿嬈骷?nèi)的電路設(shè)計更加透明，從而實現(xiàn)快速錯誤診斷。在Altium Designer中的FPGA Instruments集成庫中包含了頻率發(fā)生器、頻率計數(shù)器、邏輯分析儀和IO模塊四類虛擬儀器。一旦將這些虛擬儀器同目標(biāo)設(shè)計集成在一起，在Devices View窗口中就可以實現(xiàn)實時、交互的調(diào)試。,29,虛擬儀器,頻率生成器 頻率生成器將輸出一個用戶定義頻率的且占空比為50%的周期性方波。利用面板上的頻率按鈕或Other Frequency按鈕，可以設(shè)定輸出頻率；如果無法產(chǎn)生指定的頻率，面板中將顯示錯誤信息。,30,虛擬儀器,頻率計數(shù)器 頻率計數(shù)器支持采用三種不同模式（頻率值、周期值和脈沖計數(shù)）雙路輸入計數(shù)器。,31,虛擬儀器,邏輯分析儀 邏輯分析儀可以幫助用戶從設(shè)計的多個節(jié)點上快速采集信號數(shù)據(jù)，最多可支持對64路信號同時采集。Altium Designer系統(tǒng)的邏輯分析儀分為帶內(nèi)部存儲單元和利用外部存儲器兩中類型。利用外部存儲器的邏輯分析儀器最大可采集的數(shù)據(jù)量取決于FPGA存取區(qū)的資源或NanoBoard驗證平臺上集成的存儲器的容量。選擇邏輯分析儀工作面板上Digital或Analog按鈕，可以輸出顯示數(shù)字或模擬波形。,32,虛擬儀器,IO模塊 數(shù)字IO模塊是一款用于監(jiān)測和使能電路信號的通用工具，可以支持8位或16位信號的輸入/輸出。利用面板上的模擬LED顯示，就可以直觀的獲取信號線上電平的狀態(tài)。,33,結(jié)束 謝謝大家！ ,34,Altium2005 Next Step,Altium為設(shè)計電子產(chǎn)品和設(shè)備的公司提供協(xié)同化、集成化、先進(jìn)的、易用的 電子產(chǎn)品開發(fā)方案。區(qū)別于Mentor、Zuken、Candence，Altium更關(guān)注于提供 主流設(shè)計解決方案。因此，我們的解決方案總能以比較低的花費(fèi)獲取我們最好 的產(chǎn)品技術(shù)和性能。,35,Appendix B Overview of JTAG,Boundary-Scan standard developed & proposed by Joint Test Action Group (JTAG) IEEE1149.1 - 2001, Standard Test Access Port and Boundary-Scan Architecture Defines: Circuitry to implement in the IC Standard interface through which instructions & test data are communicated Set of test features, including a boundary-scan register to assist with testing A language to allow rigorous description of testability features Standard available from IEEE at www.I