IC設(shè)計后端流程(初學(xué)必看)

1、基本后端流程(飄雪扭曲)- 2010/7/3 - 2010/7/8本教程將使用8*8乘法器來執(zhí)行從verilog代碼到布局的整個過程(當(dāng)然，這只是基本過程，因為真正的大規(guī)模設(shè)計不是那么容易完成的)。本教程的目的是讓大家盡快了解數(shù)字集成電路設(shè)計的一般過程，為以后的學(xué)習(xí)打下基礎(chǔ)。本教程只是我探索實驗的結(jié)果，這并不意味著所有的內(nèi)容都是正確的，而只是為了解釋一般的過程。其中肯定有很多不完善和錯誤，我會在以后的學(xué)習(xí)中一個一個的改進和修改。后端流程一般包括以下內(nèi)容：1.邏輯綜合(邏輯綜合是為什么你不用解釋？(2.設(shè)計的正式驗證(工具形式)形式驗證是功能驗證，主要驗證過程中各階段的代碼功能是否一致，包括合成

2、前的RTL代碼驗證和合成后的網(wǎng)表驗證。由于現(xiàn)在集成電路設(shè)計的規(guī)模越來越大，在門級動態(tài)模擬網(wǎng)表需要很長時間(如果規(guī)模很大，甚至需要幾周)，這對于時間要求嚴(yán)格(設(shè)計周期短)的asic設(shè)計來說是不可容忍的，正式驗證只能在幾個小時內(nèi)完成。此外，因為時鐘樹是在布局之后合成的，所以時鐘樹的插入意味著輸入到布局工具中的原始網(wǎng)表已經(jīng)被修改，所以有必要驗證它在邏輯上等同于原始網(wǎng)表。3.靜態(tài)時序分析在某種程度上是專用集成電路設(shè)計中最重要的一步。黃金時間用于分析整個設(shè)計布局前的靜態(tài)時序。如果沒有時間沖突，繼續(xù)下一步，否則，再次合成。(簽署的時間序列分析也需要在公共關(guān)系之后進行)4.綜合網(wǎng)表的自動布局和路由是利用ca

3、dence公司的soc遭遇戰(zhàn)實現(xiàn)的5.在自動布局之后，特定的延遲信息(sdf文件，由寄生RC和互連RC組成)在網(wǎng)表上被反向標(biāo)記，然后進行靜態(tài)時序分析。與合成類似，靜態(tài)時序分析是一個迭代過程，與芯片布局和布線密切相關(guān)。該操作通常需要執(zhí)行多次，以滿足時序要求。如果沒有違規(guī)，繼續(xù)下一步。6.APR后的門級功能模擬(如有必要)7.實施剛果民主共和國和LVS。如果通過，繼續(xù)下一步。8.用抽象提取這個8*8乘數(shù)，生成一個lef文件，相當(dāng)于一個硬宏。9.將此宏稱為另一個頂級設(shè)計中的模塊。10.設(shè)計一個新的專用集成電路。對于第二種設(shè)計，我們需要添加焊盤，因為沒有焊盤，它就不是一個完整的芯片。具體操作將在下面描

4、述。11.重復(fù)步驟4至71.邏輯綜合1)設(shè)計的8*8verilog代碼如下模塊多路復(fù)用器(clk、clr、data1、data2、data out)；輸入clk，clr輸入7:0 data1，data2輸出寄存器15:0data out；總是(posedge clk)開始如果(！clr)開始data out=0；目標(biāo)其他開始dataout=data1 * data2目標(biāo)目標(biāo)終端模塊2)在合成之前，我們應(yīng)該選擇庫，寫約束，修改啟動文件synopsys_dc.setup的dc，并選擇TSMC的典型db(本設(shè)計使用TSMC18庫)作為目標(biāo)庫。(最好選擇max library)Dc有很多命令，但最基本

5、的命令是相似的。此設(shè)計的約束文件命令如下：create _ clock-period 10get _ port sclk/用于創(chuàng)建時鐘set _ clock _ latency-source-max 0.2get _ port sclk/從外部時鐘到內(nèi)核的clk連接延遲set _ clock _ latency-max 0.1get _ port sclk/從內(nèi)核clk到寄存器clk的凈連接延遲Set _ clock _不確定性-setup 2get _ port sclk/時鐘延遲的不確定性，當(dāng)設(shè)置違反規(guī)定時，將考慮該不確定性設(shè)置_時鐘_不確定性保持1【所有_時鐘】set _ input _

6、 delay-max 0.5-clock clkget _ portlistremove _ from _ collall _ inputsclk/輸入延遲，外部信號到輸入端的連接延遲set _ output _ delay-max 0.5-clock clkall _ outputs/輸出延遲set _ driving _ cell-lib _ cell in x4all _ inputs/輸入端的驅(qū)動強度set _ load-pin _ load 0.0659726all _ outputs/輸出端的驅(qū)動力set _ wire _ load _ model-name TSMC 18 _ w

7、l10-庫典型值/內(nèi)部網(wǎng)的連線模型設(shè)置_焊線_加載_模式封閉式/定義建模連線負(fù)載相關(guān)模式set_max_area 0編制報告時間(_ t)報表約束(_ r)change _ name-rule verilog-hierset _ fix _ multi _ port _ net全部寫格式verilog-hier-輸出多路復(fù)用器。SV/輸出網(wǎng)表，自動布局布線需要寫格式ddc -hier -output mux.ddc /輸出ddcwrite_sdf mux.sdf /輸出延時文件，靜態(tài)時序分析時需要write_sdc mux.sdc /輸出約束信息，自動布局布線需要3)邏輯綜合啟動設(shè)計愿景。讀多

8、路復(fù)用器。v輸入約束文件文件-執(zhí)行腳本-驗證之后會產(chǎn)生mux.sv、mux.sdc、mux.sdf、mux.ddc等文件4)時序分析綜合以后我們需要分析一下時序，看時序是否符合我們的要求，綜合實際上是一個設(shè)置時間的滿足過程，但是我們綜合的時候，連線的負(fù)載只是庫提供的（即上面的線負(fù)載)，并不是實際的延時，所以一般做完綜合以后，時間余量（松弛(應(yīng)該為時鐘的30%(經(jīng)驗值)，以便為后面實際布局布線留下充足的延時空間。因為如果松弛的太小，甚至接近于0，雖然我們看起來是沒有時序違規(guī)的，但是實際布局以后，時序肯定無法滿足。使用報告時間(_ t)命令，可以查看時序分析報告：* * * * * * * * *

9、 * * * * * * * * * * * * * * * * * * * * * * * *報告：計時-路徑已滿-最大延遲-最大路徑1-排序依據(jù)組設(shè)計：多路復(fù)用器版本： D-2010.03-SP1日期： Fri 2010年7月2日12:29336044* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *操作條件：典型庫：典型（模型庫（封閉式：型電線負(fù)載起始點：數(shù)據(jù)24(輸入端口由clk計時(端點dataout _ reg _ 15 _（由clk計時的上升沿觸發(fā)觸發(fā)器(路徑組： clk最大路徑類型：分布式電源/集群

10、/端口有線負(fù)載模型庫-mux tsmc18_wl10(典型值(線載模型及庫（點增量路徑-時鐘clk(上升沿0.00 0.00時鐘網(wǎng)絡(luò)延遲（理想0.00 0.00輸入外部延遲0.50 0.50 f數(shù)據(jù)24 (in) 0.01 0.51 fmult _ 14/b4(mux _ DW _ mult _ uns _ 0)0.00 0.51 fmult_14/U131/Y (INVX1) 0.54 1.05 rmult _ 14/U161/Y(NOR2X 1)0.14 1.18 fmult _ 14/U39/S(CMPR42X 1)0.68 1.87 fmult _ 14/U12/CO(ADDFX2)0

11、.32 2.19 fmult _ 14/U11/CO(ADDFX2)0.23 2.42 fmult _ 14/U10/CO(ADDFX2)0.23 2.65 fmult_14/U9/CO (ADDFX2) 0.23 2.88 fmult_14/U8/CO (ADDFX2) 0.23 3.10 fmult_14/U7/CO (ADDFX2) 0.23 3.33 fmult_14/U6/CO (ADDFX2) 0.23 3.56 fmult_14/U5/CO (ADDFX2) 0.23 3.79 fmult_14/U4/CO (ADDFX2) 0.23 4.02 fmult_14/U3/CO (ADDFX2) 0.23 4.25 fmult_14/U2/CO (ADDFX2) 0.22 4.47 fmult _ 14/product15(mux _ DW _ mult _ uns _ 0)0.00