信息與通信PCB-design整合flow訓(xùn)練課程1

PCBDesignFlow與設(shè)計(jì)流程改善介紹課程bySteveChen課程介紹的流程N(yùn)ewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCIS（第一天）ModulereuseConstrainmanagerNewDesign/ECOSchematicDesign&DatabaseLinkingBack-annotationtoCaptureCIS（第二天）DesignVariantNewDesign/ECOSchematicDesign&DatabaseLinkingBOM（第三天）Agenda

現(xiàn)行設(shè)計(jì)流程介紹未來(lái)設(shè)計(jì)流程說(shuō)明流程的詳細(xì)介紹(1)TitleBlock的規(guī)范與DesignTemplate的設(shè)定。

LinkDatabase與Pre-RDBOMNetlist介紹（Newdesign/ECO）

BackAnnotation介紹

UpdatepropertyfromAllegrotoCaptureCISBOM的產(chǎn)出Agenda流程的詳細(xì)介紹(2)Modulereuse介紹

ConstrainManager介紹

DesignVariant介紹預(yù)期的問(wèn)題說(shuō)明

OLB的修改與maintainBOM的建立

Database的建立。目前設(shè)計(jì)流程的現(xiàn)況說(shuō)明

CaptureCIS:

現(xiàn)行的netlist使用thirdparty的方式，只能將CaptureCIS的Netlist,PartNumber,SchematicSymbol,PackageType與PCBfootprint等屬性數(shù)據(jù)帶到Allegrolayouttool上。因此，constrainmanager,modulereuse的information無(wú)法帶到Allegro。

Netlist的結(jié)果僅需符合Allegrolayout與出BOM的需求即可。設(shè)計(jì)的結(jié)果由Allegro進(jìn)行netin的動(dòng)作，將第二項(xiàng)的屬性帶入Allegro。目前設(shè)計(jì)流程的現(xiàn)況說(shuō)明

Allegro:

由netin進(jìn)來(lái)的屬性數(shù)據(jù)去做PCBlayout設(shè)計(jì)。

Layout當(dāng)中沒(méi)有constrainmanager的方便性。

Layout完畢后由board檔出componentreport給RDengineer做RDBOM的upload工作。完成后的board檔一樣藉由thirdparty的方式作backannotation的動(dòng)作，以期captureCIS的schematics與board檔的reference內(nèi)容相符。未來(lái)的設(shè)計(jì)流程說(shuō)明CaptureCIS:

從現(xiàn)行的thirdpartynetlist的方式改為Cadence標(biāo)準(zhǔn)的Allegronetlist方式。由于netlist的結(jié)果為Allegroboard檔，自然engineer的schematics會(huì)包含到netin的部分?？梢钥s短netin錯(cuò)誤造成layout與engineer往返的修改時(shí)間。netlist結(jié)果不僅可提供Allegrolayout的需求，亦可將constrainmanager,modulereuse等的information帶到Allegro，以其提升layout的效能。modulereuse的功能，使engineer在設(shè)計(jì)上可以利用CaptureCIS的linkdatabase方式搜尋可用的module，并將該module當(dāng)作一個(gè)組件擺放在線路圖當(dāng)中。未來(lái)的設(shè)計(jì)流程說(shuō)明Allegro:

由engineer得來(lái)的board檔直接進(jìn)行l(wèi)ayout工作。加入constrainmanager的information，可以使layout人員在第一時(shí)間做到正確的layout需求。導(dǎo)入modulereuse的功能，可以使layout的placement與routing時(shí)間有效地節(jié)省下來(lái)。使用Cadence的標(biāo)準(zhǔn)流程作back-annotation.

提供layout人員可以做pinswap與gateswap的動(dòng)作，藉由backannotation的作法保證線路圖與layout結(jié)果的同步。目前設(shè)計(jì)流程的缺點(diǎn)

無(wú)法使用到Cadence的標(biāo)準(zhǔn)流程中的modulereuse功能。需要使用人為的控管方式確保Capture的線路圖沒(méi)有重復(fù)出現(xiàn)的referencenumber。無(wú)法使用到constrainmanager的功能，layout人員無(wú)法在第一時(shí)間知道layout的線段是否超出layoutguide。

Netin的結(jié)果無(wú)法直接產(chǎn)出board檔，必須使用Allegro做importlogic的動(dòng)作。NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISTitleBlock與DesignTemplate的規(guī)范(1)

將TitleBlock的路徑指到O:\OLB\TITLEBLOCK.OLBTitleBlock的名稱設(shè)為T(mén)itleBlock_Accton

選用的圖面皆用Csize。打印的條件都選定為A3size。TitleBlock與DesignTemplate的規(guī)范(2)

鍵入該頁(yè)的PageName。

敲入設(shè)計(jì)者的名字。NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISDatabaseLinkingofCaptureCISTableViewofCISDatabaseAttributesofCISDatabasePre-RDBOM介紹

在Schematics完成之后，RD工程師在PCBlayout之前由MFG產(chǎn)生BOM的Excel數(shù)據(jù)，該數(shù)據(jù)會(huì)顯示此份線路圖所使用的零件等級(jí)為ABC的種類。

CE與采購(gòu)可以藉由該流程取得Pre-RDBOM作BOM的分析。以期在RD設(shè)計(jì)的最源頭便可做到最佳的零件選擇。此流程預(yù)計(jì)在九月中旬以后導(dǎo)入研發(fā)的設(shè)計(jì)流程。CreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFG★反白的選項(xiàng)要先去除。CreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGNewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISNetlisttoAllegro(1)NetlisttoAllegro(2)NetlisttoAllegro(3)NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISBack-annotation（1）Back-annotation（2）Back-annotation（3）Back-annotation（4）NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCIS（第一天）