數(shù)字電路與邏輯設(shè)計（第四版）課件 第3章 常用組合邏輯電路及 MSI組合電路模塊的應(yīng)用

第3章常用組合邏輯電路及MSI組合電路模塊的應(yīng)用3.1編碼器和譯碼器3.2加法器和比較器3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.1編碼器和譯碼器

3.1.1編碼器用由0和1組成的二值代碼表示不同的事物稱為編碼，實現(xiàn)編碼功能的電路稱為編碼器。用n

位0、1代碼對2n

個信號進行編碼的電路稱為二進制編碼器。用二進制代碼對0~9這10個十進制符號進行編碼的電路稱為二—十進制編碼器。

1.二進制普通編碼器

用n位二進制代碼對2n

個相互排斥的信號進行編碼的

電路，稱為二進制普通編碼器。

3位二進制普通編碼器的功能是對8個相互排斥的輸入信號進行編碼，它有8個輸入、3個輸出，因此也稱為8線-3線二進制普通編碼器。圖3-1是8線-3線二進制普通編碼器的框圖，表3-1是它的真值表。表中只列出了輸入I0~I7

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束。

圖3-13位二進制普通編碼器的框圖

約束可以表示為

由表3-1所示的真值表可以寫出如下邏輯表達式：

圖3-23位二進制普通編碼器的邏輯電路圖

2.二進制優(yōu)先編碼器

用n

位二進制代碼對2n

個允許同時出現(xiàn)的信號進行編

碼，這些信號具有不同的優(yōu)先級，多于一個信號同時出現(xiàn)時，只對其中優(yōu)先級最高的信號進行編碼，這樣的編碼器稱為二進制優(yōu)先編碼器。3位二進制優(yōu)先編碼器的框圖如圖3

3所示，表3-2是它的真值表。在真值表中，給I0~I7

假定了不同的優(yōu)先級，I7

的優(yōu)先級最高，I6

次之，I0

的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-3-3位二進制優(yōu)先編碼器的框圖

圖3-4是用與非門實現(xiàn)的3位二進制優(yōu)先編碼器的邏輯電路圖。圖3-43位二進制優(yōu)先編碼器的邏輯圖

3.8421BCD普通編碼器

用4位8421二進制代碼對0~9共10個相互排斥的十進制數(shù)進行編碼的電路稱為8421BCD普通編碼器。它有10個輸入、4個輸出。圖3-5是8421BCD普通編碼器的框圖，表3-3是它的真值表。表3-3中只列出了輸入I0~I9

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束，約束可以表示為

圖3-58421BCD普通編碼器的框圖

由表3-3-可以寫出如下邏輯表達式：

圖3-68421BCD普通編碼器的邏輯電路圖

4.8421BCD優(yōu)先編碼器

用4位8421二進制代碼對0~9這10個允許同時出現(xiàn)的十進制數(shù)按一定優(yōu)先順序進行編碼，當有一個以上信號同時出現(xiàn)時，只對其中優(yōu)先級別最高的一個進行

編

碼，這

樣

的

電

路

稱

為8421BCD優(yōu)先編碼器。8421BCD優(yōu)先編碼器的框圖如圖3-7所示，表3-4是它的真值表。在真值表中，給I0~I9

假定了不同的優(yōu)先級，I9的優(yōu)先級最高，I8

次之，I0的優(yōu)先級最低。真值表中的“×”表示該輸入信號取值無論是0還是1都無所謂，不影響電路的輸出。

圖3-78421BCD優(yōu)先編碼器的框圖

圖3-8是用與非門實現(xiàn)的8421BCD優(yōu)先編碼器的邏輯電路圖。圖3-88421BCD優(yōu)先編碼器的邏輯電路圖

圖3-974148優(yōu)先編碼器的引腳圖和邏輯符號

圖3-10用兩片74148擴展構(gòu)成的16線-4線優(yōu)先編碼器

3.1.2譯碼器

譯碼是編碼的逆過程，是將二進制代碼所表示的相應(yīng)信號或?qū)ο蟆胺g”出來。

1.二進制譯碼器

具有n

個輸入，2n個輸出，能將輸入的所有二進制代碼全部翻譯出來的譯碼器稱為二進制譯碼器。

圖3-11是3位二進制譯碼器的框圖。它有3個輸入、8個輸出，因此也稱為3線-8線譯碼器。二進制譯碼器假定輸入的任何組合都可能出現(xiàn)，且每一個輸出對應(yīng)一個輸入組合。表3-6所示為一個3位二進制譯碼器的真值表。

圖3-113位二進制譯碼器的框圖

由表3-6可以寫出如下邏輯表達式：

圖3-12是3位二進制譯碼器的邏輯電路圖。

圖3-113位二進制譯碼器的框圖

2.二—十進制譯碼器

將10個表示十進制數(shù)0~9的二進制代碼翻譯成相應(yīng)的輸出信號的電路稱為二—十進制譯碼器。

圖3-13-是二—十進制譯碼器的框圖，它有4個輸入、10個輸出，因此也稱為4線-10線譯碼器。假定1010~1111共6個輸入組合不會出現(xiàn)，每一個輸出對應(yīng)一個可能出現(xiàn)的輸入組合，則二—十進制譯碼器的真值表如表3-7所示。

圖3-13-二—十進制譯碼器的框圖

利用約束項，通過化簡，得到如下表達式：

圖3-14為二—十進制譯碼器的邏輯電路圖。

圖3-14二—十進制譯碼器的邏輯電路圖

3.顯示譯碼器

BCD七段顯示譯碼器如圖3-15所示。該顯示譯碼器有4個輸入，7個輸出。輸入為0~9這10個數(shù)字的BCD碼；輸出用來驅(qū)動7段發(fā)光二極管(LED)，使它發(fā)光從而顯示出相應(yīng)的數(shù)字。假定驅(qū)動信號為0時，發(fā)光二極管發(fā)光，也就是說，如要a段發(fā)光，需要Ya

為0。

圖3-15BCD七段顯示譯碼器

根據(jù)顯示器件的驅(qū)動特性，可以列出如表3-8所示的真值表，表中假定1010~1111共6個輸入組合不會出現(xiàn)。

利用約束項，通過化簡，得到如下表達式：

圖3-16為BCD七段顯示譯碼器的邏輯電路圖。

圖3-16BCD七段顯示譯碼器的邏輯電路圖

圖3-1774138譯碼器的引腳圖和邏輯符號

5.用MSI譯碼器實現(xiàn)組合邏輯函數(shù)

我們知道，任一組合邏輯函數(shù)均可以寫成最小項之和的形式(標準與或表達式)，也可以寫成最大項之積的形式(標準或與表達式)，而二進制譯碼器的輸出提供了其輸入變量所有不同的最小項(或最小項的反——最大項)，因此，可以利用譯碼器來實現(xiàn)組合邏輯函數(shù)。

用普通二進制譯碼器實現(xiàn)組合邏輯函數(shù)的一般步驟如下：

(1)根據(jù)譯碼器輸出的特點(最小項或最大項)，將要實現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成相應(yīng)的形式。

(2)將相應(yīng)的輸出端信號進行相或或相與。

圖3-18例3.1的邏輯電路

3.2加法器和比較器

3.2.1加法器實現(xiàn)兩個二進制數(shù)相加功能的電路稱為加法器。加法器有一位加法器和多位加法器之分。

1.一位加法器實現(xiàn)兩個一位二進制數(shù)相加的電路稱為一位加法器。一位加法器又分為半加器和全加器。

1)半加器

只考慮本位兩個一位二進制數(shù)A和B相加，而不考慮低位進位的加法，稱為半加，實現(xiàn)半加功能的電路稱為半加器。

半加器的真值表如表3-10所示。表中的A和B分別表示兩個相加的一位二進制數(shù)，S是本位和，Cout是本位向高位的進位。

由真值表可以直接寫出如下函數(shù)表達式：

半加器的邏輯電路圖和邏輯符號如圖3-19所示。

圖3-19半加器的邏輯電路圖和邏輯符號

2)全加器

將本位兩個一位二進制數(shù)和來自低位的進位相加，叫作全加，具有全加功能的電路稱為全加器。

全加器的真值表如表3-11所示。表中的A和B分別表

示兩個相加的一位二進制數(shù)，Cin是來自低一位向本位的進位，S是本位和，Cout是本位向高一位的進位。圖3-20為S和Cout的卡諾圖。

圖3-20S和Cout的卡諾圖

由卡諾圖可以寫出如下函數(shù)表達式：

全加器的邏輯電路圖和邏輯符號如圖3-21所示。

圖3-21全加器的邏輯電路圖和邏輯符號

2.多位加法器

實現(xiàn)兩個多位二進制數(shù)相加的電路稱為多位加法器。根據(jù)電路結(jié)構(gòu)的不同，常見的多位加法器分為串行進位加法器和超前進位加法器。

1)串行進位加法器(行波進位加法器)

n

位串行進位加法器由n

個一位加法器串聯(lián)構(gòu)成。圖3-22所示是一個4位串行進位加法器。在串行進位加法器中，采用串行運算方式，由低位至高位，每一位的相加都必須等待下一位的進位。這種電路結(jié)構(gòu)簡單，但運算速度慢：一個n

位串行進位加法器至少需要經(jīng)過n

個全加器的傳輸延遲時間后才能得到可靠的運算結(jié)果。

圖3-224位串行進位加法器

2)超前進位加法器

為了提高運算速度，將各進位提前并同時送到各個全加器的進位輸入端的加法器稱為超前進位加法器。其優(yōu)點是運算速度快，但電路結(jié)構(gòu)較復(fù)雜。

兩個n

位二進制數(shù)An-1An-2…Ai…A1A0

和Bn-1Bn-2…Bi…B1B0進行相加的算式如下：

利用半加器和全加器的結(jié)果，可以寫出各進位的邏輯表達式：

令Gi=AiBi，Pi=Ai+Bi，利用遞歸關(guān)系可以得到：

超前進位加法器就是利用上面表達式同時計算出各位的進位，并同時加到各個全加器的進位輸入端，從而大大提高加法器的運算速度的。圖3-23-是一個4位超前進位加法器的結(jié)構(gòu)圖。

圖3-23-4位超前進位加法器的結(jié)構(gòu)圖

3.MSI74283加法器及應(yīng)用

MSI74283是4位二進制超前進位加法器，其引腳圖和邏輯符號如圖3-24所示。圖3-24

將74283進行簡單級聯(lián)，可以構(gòu)造出多位加法器，圖3-25所示為用兩個74283構(gòu)造的一個8位二進制加法器。圖3-25用兩個74283構(gòu)造的一個8位二進制加法器

【例3.2】

將8421BCD碼轉(zhuǎn)換為余3碼。

解8421BCD碼和余3碼的對應(yīng)關(guān)系如表3-12所示。從表中可以看出，將4位的8421BCD碼加上0011就是對應(yīng)的余3碼。因此，使用74283加法器可以很方便地將8421BCD碼轉(zhuǎn)換為余3碼，如圖表3-2612所示。

圖3-26用74283加法器將8421BCD碼轉(zhuǎn)換為余3碼

3.2.2比較器

用來比較兩個二進制數(shù)大小的邏輯電路，稱為比較器。

1.一位比較器

一位比較器用來比較兩個一位二進制數(shù)Ai和Bi的大小。比較結(jié)果有三種：Ai>Bi、Ai=Bi、Ai<Bi，現(xiàn)分別用Li、Gi、Mi表示，其真值表如表3-13所示。

由真值表可以得到下列邏輯表達式：

根據(jù)上面的表達式可畫出如圖3-27所示的邏輯電路圖。

圖3-27一位比較器的邏輯電路圖

2.多位比較器

多位比較器用來比較兩個多位二進制數(shù)A=An-1…Ai…A0和B=Bn-1…Bi…B0

的大小，比較時從高位往低位逐位進行，當高位相等時才比較低位。

例如，要比較兩個4位二進制數(shù)A=A3A2A1A0

和B=B3B2B1B0，則先比較最高位A3-和B3。如果A3>B3，則A>B；如果A3<B3，則A<B；當A3=B3-時，接著比較A2

和B2。依此類推，直至得出結(jié)果為止。假定各位比較的結(jié)果分別用L3、G3、M3，L2、G2、M2，L1、G1、M1，L0、G0、M0表示，總的比較結(jié)果用L、G、M表示，則可得如表3-14所示的真值表。表中的“×”表示可0可1，對比較結(jié)果無影響。每位比較的結(jié)果是相互排斥的，即只能有一個是1，不可能兩個或三個同時為1。

由真值表可以得到如下邏輯表達式：

圖3-28所示是4位比較器的邏輯電路圖。

圖3-284位比較器的邏輯電路圖

從4位比較器可以得出n位比較器的邏輯表達式：

3.MSI7485比較器及應(yīng)用

MSI7485是4位比較器，其引腳圖和邏輯符號如圖3-29所示，真值表如表3-15所示。a>b、a=b、a<b是為了在用7485擴展構(gòu)造4位以上的比較器時，輸入低位的比較結(jié)果而設(shè)的三個級聯(lián)輸入端。由真值表可以看出，只要兩數(shù)高位不等，就可以確定兩數(shù)的大小，其余各位(包括級聯(lián)輸入)可以為任意值；高位相等時，需要比較低位。本級兩個4位數(shù)相等時，需要比較低級位，此時要將低級的比較輸出端接到高級的級聯(lián)輸入端上。最低一級比較器的a>b、a=b、a<b級聯(lián)輸入端必須分別接0、1、0。圖3-30所示是用兩片7485構(gòu)成的8位二進制比較器。

圖3-297485比較器的引腳圖和邏輯符號

圖3-30用兩片7485構(gòu)成的8位二進制比較器

3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.3.1數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器能從多個數(shù)據(jù)輸入中選擇出其中一個進行傳輸?shù)碾娐贩Q為數(shù)據(jù)選擇器，也稱為多路選擇器或多路開關(guān)。一個數(shù)據(jù)選擇器具有n個數(shù)據(jù)選擇端，2n

個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端。圖3-31所示為四選一數(shù)據(jù)選擇器框圖，其真值表如表3-16所示。

圖3-31

由真值表可以得到輸出的邏輯表達式為

根據(jù)表達式可以畫出用與非門實現(xiàn)的邏輯電路圖，如圖3-32所示。

圖3-32四選一數(shù)據(jù)選擇器的邏輯電路圖

2.MSI八選一數(shù)據(jù)選擇器74151

MSI74151是一個具有互補輸出的八選一數(shù)據(jù)選擇器，它有3個數(shù)據(jù)選擇端，8個數(shù)據(jù)輸入端，2個互補數(shù)據(jù)輸出端，1個低電平有效的選通使能端。74151的引腳圖和邏輯符號如圖3-33所示。

圖3-33-74151的引腳圖和邏輯符號

3.用MSI數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)

用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的方法有兩種：比較法和圖表法(真值表或卡諾圖)。

比較法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)寫出數(shù)據(jù)選擇器輸出的邏輯表達式。

(3)將要實現(xiàn)的邏輯函數(shù)轉(zhuǎn)換為標準與或表達式。

(4)對照數(shù)據(jù)選擇器輸出表達式和待實現(xiàn)函數(shù)的表達式，確定數(shù)據(jù)輸入端的值。

(5)連接電路。

圖表法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)畫出邏輯函數(shù)和數(shù)據(jù)選擇器的真值表。

(3)確定各個數(shù)據(jù)輸入端的值。

(4)連接電路。

1)函數(shù)變量的數(shù)目m等于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，把變量一對一接到數(shù)據(jù)選擇端，各個數(shù)據(jù)輸入端依據(jù)具體函數(shù)接“0”或“1”，不需要反變量輸入，也不需要任何其他器件，就可以用數(shù)據(jù)選擇器實現(xiàn)任何一個組合邏輯函數(shù)。

【例3.3】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：

解

首先選擇接到數(shù)據(jù)選擇端的函數(shù)變量。MSI74151八選一數(shù)據(jù)選擇器有A2、A1、A0

這3個數(shù)據(jù)選擇端，函數(shù)F有A、B、C這3個變量，它們可以一對一連接。連接方法有多種，現(xiàn)讓A2接變量A，A1接變量B，A0接變量C。

數(shù)據(jù)選擇器輸出端的邏輯表達式如下：

邏輯函數(shù)F的標準與或表達式如下：

比較Y和F的表達式可以看出，當D0=0、D1=D2=D3=D4=D5=D6=1、D7=0時，Y=F。邏輯電路圖如圖3-34所示。

2)函數(shù)變量的數(shù)目m

多于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，不可能將函數(shù)的全部變量都接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端，有的變量要接到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。要實現(xiàn)邏輯函數(shù)，可能還必須要有反變量輸入或其他門電路。

【例3.4】

用MSI74151八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：

解MSI741