EDA技術(shù)湖南文理學(xué)院知到智慧樹(shù)章節(jié)測(cè)試課后答案2024年秋湖南文理學(xué)院

EDA技術(shù)(湖南文理學(xué)院）知到智慧樹(shù)章節(jié)測(cè)試課后答案2024年秋湖南文理學(xué)院第一章單元測(cè)試

EDA的中文含義是（）

A:計(jì)算機(jī)輔助制造

B:計(jì)算機(jī)輔助計(jì)算C:電子設(shè)計(jì)自動(dòng)化D:計(jì)算機(jī)輔助教學(xué)

答案:電子設(shè)計(jì)自動(dòng)化在EDA中，IP的中文含義是（）。

A:在系統(tǒng)編程B:網(wǎng)絡(luò)供應(yīng)商C:知識(shí)產(chǎn)權(quán)核

D:沒(méi)有特定意義

答案:知識(shí)產(chǎn)權(quán)核

CPLD/FPGA最顯著的特點(diǎn)不包括（）

A:高可靠性

B:高集成度C:高速度D:可移植性

答案:可移植性下列硬件描述語(yǔ)言中成為IEEE標(biāo)準(zhǔn)的是（）

A:VHDLB:SystemC

C:ABELD:SystemVerilog

答案:VHDL下列硬件描述語(yǔ)言中最適合于描述門級(jí)電路的是（）

A:VerilogHDLB:ABELC:AHDL

D:VHDL

答案:ABEL

第二章單元測(cè)試

可編程邏輯器件的英文簡(jiǎn)稱是（）。

A:FPGAB:PLAC:PALD:PLD

答案:PLD

現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是（）。

A:FPGAB:PALC:PLAD:PLD

答案:FPGAEPF10K30TC144-4具有多少個(gè)管腳（）。

A:144個(gè)B:不確定

C:15個(gè)D:84個(gè)

答案:144個(gè)EPF10K30TC144-4器件的速度等級(jí)是（）。

A:144nsB:4ns

C:30nsD:10ns

答案:4ns

大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。

A:基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；

B:在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。

C:FPGA全稱為復(fù)雜可編程邏輯器件；

D:FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；

答案:基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；

第三章單元測(cè)試

VHDL常用的庫(kù)是（）標(biāo)準(zhǔn)庫(kù)．

A:WORK

B:STD

C:IEEE

D:PACKAGE

答案:IEEE

在下列標(biāo)識(shí)符中，（）是VHDL合法標(biāo)識(shí)符．

A:h_adder_4

B:4h_adde

C:h_adde4_

D:_h_adde

答案:h_adder_4

VHDL程序中的中間信號(hào)必須在__________中定義，變量必須在__________中定義．（）

A:結(jié)構(gòu)體結(jié)構(gòu)體

B:實(shí)體進(jìn)程C:進(jìn)程進(jìn)程D:結(jié)構(gòu)體進(jìn)程

答案:結(jié)構(gòu)體進(jìn)程在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部變量，（）事先聲明．

A:必須B:其屬性要

C:不必D:其類型要

答案:不必在VHDL的并行語(yǔ)句之前，可以用（）來(lái)傳送往來(lái)信息．

A:信號(hào)B:變量C:常量

D:變量和信號(hào)

答案:信號(hào)在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（）語(yǔ)句．

A:任意

B:并行兼順序C:并行D:順序

答案:并行在元件例化（COMPONENT）語(yǔ)句中，用（）符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語(yǔ)句中的信號(hào)名與PORTMAP（）中的信號(hào)名關(guān)聯(lián)起來(lái)．

A:＝＞

B:：＝C:＝D:＜＝

答案:＝＞

一個(gè)項(xiàng)目的輸入輸出端口是定義在()。

A:進(jìn)程體

B:任何位置C:實(shí)體中D:結(jié)構(gòu)體中

答案:實(shí)體中描述項(xiàng)目具有邏輯功能的是()。

A:進(jìn)程

B:實(shí)體C:配置D:結(jié)構(gòu)體

答案:結(jié)構(gòu)體關(guān)鍵字ARCHITECTURE定義的是()。

A:結(jié)構(gòu)體B:配置

C:進(jìn)程D:實(shí)體

答案:結(jié)構(gòu)體

第四章單元測(cè)試

QuartusII是哪個(gè)公司的軟件（）。

A:ATMELB:ALTERAC:LATTICED:XILINX

答案:ALTERAQuartusII的設(shè)計(jì)文件不能直接保存在（）。

A:系統(tǒng)默認(rèn)路徑B:硬盤根目錄C:用戶自定義工程目錄

D:項(xiàng)目文件夾

答案:硬盤根目錄使用QuartusII工具軟件建立仿真文件，應(yīng)采用（）方式．

A:波形編輯

B:文本編輯C:符號(hào)編輯D:圖形編輯

答案:波形編輯

建立設(shè)計(jì)項(xiàng)目的菜單是（）．

A:“File”“New”B:“File”“NewProjectWizard”

C:“Project”“NewProjectWizard”

答案:“File”“NewProjectWizard”

在QuartusII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（）．

A:被高層次電路設(shè)計(jì)調(diào)用

B:編譯C:綜合D:仿真

答案:被高層次電路設(shè)計(jì)調(diào)用

執(zhí)行QuartusII的（）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真．

A:TimingAnalyzer

B:Compiler

C:StartSimulation

D:CreateDefaultSymbol

答案:StartSimulation

QuartusII的圖形設(shè)計(jì)文件類型是（）．

A:.scfB:.bdfC:.vhdD:.v

答案:.bdfQuartusII是（）

A:綜合軟件

B:硬件描述語(yǔ)言C:高級(jí)語(yǔ)言D:EDA工具軟件

答案:EDA工具軟件使用QuartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（）方式．

A:模塊/原理圖文件B:波形編輯

C:符號(hào)編輯D:文本編輯

答案:模塊/原理圖文件一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為（）．

A:設(shè)計(jì)輸入B:設(shè)計(jì)輸出C:設(shè)計(jì)實(shí)體D:設(shè)計(jì)結(jié)構(gòu)

答案:設(shè)計(jì)實(shí)體

第五章單元測(cè)試

補(bǔ)全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8IS

PORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;

y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder_3_to_8;ARCHITECTURErtlOFdecoder_3_to_8IS

SIGNALindata:(

);BEGIN

indata<=c&b&a;PROCESS(indata,g1,g2a,g2b)......

ENDIF;ENDPROCESS;

A:std_logic_vector(3downto0)B:std_logic_vector(2downto0)C:std_logic_vector(4downto0)

D:std_logic_vector(1downto0)

答案:std_logic_vector(2downto0)補(bǔ)全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:(

);beginf<=en&s;

withfselect

op<=awhen"100",

bwhen"101",

cwhen"110",

dwhenothers;

endar_1;

A:std_logic_vector(2downto0)B:std_logic_vector(1downto0)C:std_logic_vector(3downto0)D:std_logic_vector(4downto0)

答案:std_logic_vector(2downto0)補(bǔ)全以下D觸發(fā)器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffIS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGIN

PROCESS(_______)

BEGIN

IFCLK'EVENTANDCLK='1'THEN

Q<=D;

ENDIF;

ENDPROCESS;ENDbhv;

A:Q

B:dffC:DD:CLK

答案:CLK選出對(duì)于有下劃線語(yǔ)句解釋正確的釋義（

）Libraryieee;Useieee.std_logic_1164.all;

定義元件庫(kù)

entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:std_logic_vector(2downto0);beginf<=en&s;

process(f)

begin

casefis

when"100"=>op<=a;

when"101"=>op<=b;

when"110"=>op<=c;

whenothers=>op<=d;endcase;endprocess;endar_1;

A:將輸入信號(hào)en和s連接賦值給fB:其他情況，將輸入信號(hào)d賦值給op;

C:輸入信號(hào)s是兩位的輸入總線D:敏感信號(hào)f的變化將啟動(dòng)進(jìn)程process;

答案:將輸入信號(hào)en和s連接賦值給f補(bǔ)全以下二選一VHDL程序Entitymuxisport(d0,d1,sel:inbit;q:outbit);

endmux;architectureco