《電工電子技術(shù)及應(yīng)用》課件-第13章

第13章門電路與組合邏輯電路13.1數(shù)字電路基礎(chǔ)知識13.2基本邏輯門電路13.3集成電路的基本知識與識別13.4集成復(fù)合門電路13.5門電路的應(yīng)用舉例13.6集成電路應(yīng)用注意事項(xiàng)13.7邏輯代數(shù)及其化簡13.8組合邏輯電路的分析與設(shè)計(jì)13.9常用的組合邏輯電路原理及應(yīng)用習(xí)題13

13.1數(shù)字電路基礎(chǔ)知識

13.1.1脈沖的概念脈沖通常是指電子技術(shù)中經(jīng)常運(yùn)用的一種像脈搏一樣的短暫起伏的電沖擊(電壓或電流)。數(shù)字電路中的脈沖信號(電壓或電流)是一種持續(xù)時間很短暫的躍變信號。脈沖信號的波形如圖13.1.1所示。圖13.1.1脈沖信號的波形

描述脈沖波形的參數(shù)如圖13.1.2所示。圖13.1.2脈沖波形的參數(shù)

1.脈沖幅值A(chǔ)

脈沖幅值A(chǔ)是指脈沖信號從一種狀態(tài)變化到另外一種狀態(tài)的最大變化幅度。

2.脈沖前沿tr

脈沖前沿tr是指信號由幅值的10%上升到幅值的90%所需的時間。

3.脈沖后沿tf

脈沖后沿tf是指信號由幅值的90%下降到幅值的10%所需的時間。

4.脈沖寬度tp

脈沖寬度tp是指由信號前沿幅值的50%變化到后沿幅值的50%所需要的時間。

5.脈沖周期T

脈沖周期T是指周期性變化的脈沖信號完成一次變化所需要的時間。

6.脈沖頻率f

脈沖頻率f是指單位時間內(nèi)脈沖信號變化的次數(shù)。

脈沖信號按照信號變化前后的電平值高低,可分為正脈沖和負(fù)脈沖。如果變化之后的電平值高于變化之前的電平值,則稱為正脈沖,反之稱為負(fù)脈沖,如圖13.1.3所示。圖13.1.3正、負(fù)矩形脈沖波形

13.1.2數(shù)制與碼制

1.數(shù)制

一個數(shù)通常可以有不同的表示方法,如果按選定的某種進(jìn)位制來表示某個數(shù)的值,則這種表示方法稱為數(shù)制。同一個數(shù)可以采用不同進(jìn)位的計(jì)數(shù)制來表示,日常生活中,人們習(xí)慣于使用十進(jìn)制計(jì)數(shù)制,而在數(shù)字電路中,通常采用二進(jìn)制計(jì)數(shù)制和十六進(jìn)制計(jì)數(shù)制。

1)常用的幾種數(shù)制

(1)十進(jìn)制。十進(jìn)制計(jì)數(shù)制簡稱十進(jìn)制,用0、1、2、3、4、5、6、7、8、9十個數(shù)字符號的不同組合表示一個數(shù),計(jì)數(shù)的基數(shù)是10,當(dāng)任何一個數(shù)比9大1時,則向相鄰高位進(jìn)1,本位復(fù)0,其計(jì)數(shù)規(guī)律是“逢十進(jìn)一”。任意一個十進(jìn)制數(shù)都可以用其冪的形式來表示,例如:

3268.21=3×103+2×102+6×101+8×100+2×10-1+1×10-2

顯然,任意一個十進(jìn)制數(shù)(N)10都可以表示為

式中,n、m為正整數(shù);Ki為系數(shù),是十進(jìn)制的10個數(shù)字符號中的某一個,10是進(jìn)位基數(shù),i是十進(jìn)制數(shù)的位權(quán)(i=n-1,n-2,…,1,0,-1,…,-m),表示系數(shù)Ki在十進(jìn)制中的地位,系數(shù)越高,位權(quán)越大,如102前面的1表示的是100。

任意一個R進(jìn)制數(shù)(N)R都可以表示為

式中,R為進(jìn)位基數(shù);Ri為位權(quán);Ki為系數(shù)。

(2)二進(jìn)制。二進(jìn)制計(jì)數(shù)制簡稱二進(jìn)制,只有兩個數(shù)字符號0和1,并且計(jì)數(shù)規(guī)律是“逢二進(jìn)一”,即1+1=10(讀為“壹零”)。任意一個二進(jìn)制數(shù)都可以表示為:

式中,Ki為系數(shù);2為進(jìn)位基數(shù);2i為位權(quán),不同位數(shù)的位權(quán)為2n-1,…,21,20,2-1,…,2-m。

二進(jìn)制與十進(jìn)制相比,其優(yōu)點(diǎn)如下:

①二進(jìn)制數(shù)只有兩個數(shù)字符號0和1,因此很容易用電路元件的狀態(tài)來表示。例如,BJT的飽和與截止、繼電器的接通與斷開、燈泡的亮與暗、電平的高與低等,都可以將其中的一個狀態(tài)規(guī)定為0,另一個狀態(tài)規(guī)定為1,來表示二進(jìn)制數(shù)。

②二進(jìn)制的基本運(yùn)算規(guī)則與十進(jìn)制的運(yùn)算規(guī)則相似,但要簡單得多。例如,兩個1位十進(jìn)制數(shù)相乘,其規(guī)律用“九九乘法表”才能表示,而兩個1位二進(jìn)制數(shù)相乘只有四種組合,因此,用電路來實(shí)現(xiàn)二進(jìn)制運(yùn)算十分方便可靠。

其缺點(diǎn)如下:

①人們對二進(jìn)制不熟悉,使用不習(xí)慣。表示同樣一個數(shù)時,二進(jìn)制數(shù)通常要比十進(jìn)制數(shù)位數(shù)多。例如,1位的十進(jìn)制數(shù)7變?yōu)槎M(jìn)制數(shù)為0111,需要4位。

②用數(shù)字系統(tǒng)運(yùn)算時,通常先將人們熟悉的十進(jìn)制原始數(shù)據(jù)轉(zhuǎn)換成二進(jìn)制數(shù),運(yùn)算結(jié)束后,再轉(zhuǎn)換成人們易于接受的十進(jìn)制數(shù)。

(3)八進(jìn)制。由于多位二進(jìn)制數(shù)不便于識別和記憶,因此在一些計(jì)算機(jī)的資料中常采用八進(jìn)制和十六進(jìn)制來表示二進(jìn)制,也就是說,八進(jìn)制和十六進(jìn)制是二進(jìn)制的簡寫形式。

八進(jìn)制數(shù)有0、1、2、3、4、5、6、7八個數(shù)字符號,計(jì)數(shù)規(guī)律為“逢八進(jìn)一”或“借一當(dāng)八”。八進(jìn)制是以8為基數(shù)的計(jì)數(shù)體制。

任意一個八進(jìn)制數(shù)(N)8都可以表示為

式中,Ki為系數(shù);8為進(jìn)位基數(shù);8i為位權(quán),不同位數(shù)的位權(quán)為8n-1,…,81,80,8-1,…,8-m。

(4)十六進(jìn)制。十六進(jìn)制數(shù)有0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F十六個數(shù)字符

號,計(jì)數(shù)規(guī)律為“逢十六進(jìn)一”或“借一當(dāng)十六”。十六進(jìn)制是以16為基數(shù)的計(jì)數(shù)體制。

任意一個十六進(jìn)制數(shù)(N)16都可以表示為

式中,Ki為系數(shù);16為進(jìn)位基數(shù);16i為位權(quán),不同位數(shù)的位權(quán)為16n-1,…,161,160,16-1,…,16-m。

2)不同進(jìn)制之間的轉(zhuǎn)換

(1)二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)?？煞謩e用式(13.1.3)、式(13.1.4)、式(13.1.5)將任意一個二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)按位權(quán)展開,轉(zhuǎn)換成十進(jìn)制數(shù)。

(2)十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)。將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)時,整數(shù)部分和小數(shù)部分應(yīng)分別進(jìn)行。

①整數(shù)部分的轉(zhuǎn)換。整數(shù)部分可采用連續(xù)除2取余數(shù)法,最后得到的余數(shù)為二進(jìn)制數(shù)的整數(shù)部分的高位,若一個十進(jìn)制的整數(shù)為(s)10,對應(yīng)的二進(jìn)制數(shù)為(kn-1kn-2…k0)2,則

式(13.1.6)表明,若將(s)10除以2,則得到的商為

同理,可將式(13.1.6)除以2得到的商寫成:

由式(13.1.7)不難看出,若將(s)10除以2所得到的商再次除以2,則所得到的余數(shù)為k1。以此類推,反復(fù)將每次得到的商再除以2,便可以求得二進(jìn)制數(shù)的每一位。

例13.1.4將十進(jìn)制數(shù)31.625轉(zhuǎn)換成二進(jìn)制數(shù)。

解

(3)二進(jìn)制數(shù)和十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換。十六進(jìn)制數(shù)的進(jìn)位基數(shù)是16=24,因此二進(jìn)制數(shù)和十六進(jìn)制數(shù)之間的轉(zhuǎn)換非常簡單。將二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)時,整數(shù)部分從低位起每4位分成一組,最高位一組不夠4位時以0補(bǔ)足;小數(shù)部分從高位起每4位分成一組,最低位不夠4位時也以0補(bǔ)足,然后依次以1位十六進(jìn)制數(shù)替換4位二進(jìn)制數(shù)即可。

例13.1.5將二進(jìn)制數(shù)110111.101轉(zhuǎn)換成十六進(jìn)制數(shù)。

解

將十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)時,其過程正好相反,即4位二進(jìn)制數(shù)替換1位十六進(jìn)制數(shù)。

例13.1.6將十六進(jìn)制數(shù)29B.A轉(zhuǎn)換成二進(jìn)制數(shù)。

解

(4)二進(jìn)制數(shù)和八進(jìn)制數(shù)的相互轉(zhuǎn)換。同理,八進(jìn)制數(shù)的進(jìn)位基數(shù)是8=23,將二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)時,整數(shù)部分從低位起每3位分成一組,最高位一組不夠3位時以0補(bǔ)足,

小數(shù)部分從高位起每3位分成一組,最低位不夠3位時也以0補(bǔ)足,然后依次以1位八進(jìn)制數(shù)替換3位二進(jìn)制數(shù)即可。

例13.1.7將二進(jìn)制數(shù)1101101.1轉(zhuǎn)換成八進(jìn)制數(shù)。

解

將八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)時,用3位二進(jìn)制數(shù)替換1位八進(jìn)制數(shù)即可。

例13.1.8將八進(jìn)制數(shù)65.32轉(zhuǎn)換成二進(jìn)制數(shù)。

解

(5)十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)、八進(jìn)制數(shù)。將十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)或八進(jìn)制數(shù)時,通常采用的方法是首先將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù),再把得到的二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)或者八進(jìn)制數(shù),所用到的轉(zhuǎn)換方法上面都已經(jīng)介紹。

例13.1.9將十進(jìn)制數(shù)343.625分別轉(zhuǎn)換成十六進(jìn)制數(shù)和八進(jìn)制數(shù)。

解

2.碼制

不同的數(shù)碼可以表示不同的事物或事物的不同狀態(tài),這些數(shù)碼并不代表數(shù)值的大小,習(xí)慣上把這些數(shù)碼稱為代碼,如果給每個數(shù)賦予特定的含義,則稱為編碼。在數(shù)字電路中常用的碼制有BCD碼(BinaryCodedDecimal)和美國信息交換標(biāo)準(zhǔn)代碼(ASCII)。

BCD碼即為用4位二進(jìn)制數(shù)的代碼來表示1位十進(jìn)制數(shù)。4位二進(jìn)制數(shù)可以有16種不同的組合方式,組成16個代碼,而十進(jìn)制數(shù)的10個數(shù)字符號只需要用其中的10種組合方式來表示編碼,因此可以從BCD碼中任選其中的10種作為編碼,可以有很多種方式,如表13.1.1所示。

美國信息交換標(biāo)準(zhǔn)代碼(ASCII)是由美國國家標(biāo)準(zhǔn)化協(xié)會制定的一種信息交換標(biāo)準(zhǔn)代碼,已被國際標(biāo)準(zhǔn)化組織選定為國際通用代碼,廣泛應(yīng)用于通信和計(jì)算機(jī)中。ASCII碼是7位二進(jìn)制代碼,共有128個,用于表示大、小寫英文字母和0~9的符號和數(shù)值、若干常用的符號和控制命令代碼。

13.2基本邏輯門電路

13.2.1基本邏輯關(guān)系概述

在邏輯門電路中,最基本的邏輯關(guān)系分為三種:“與”邏輯、“或”邏輯和“非”邏輯。1.“與”邏輯關(guān)系“與”邏輯關(guān)系可以表述為:當(dāng)有關(guān)條件A、B、C都具備時,事件Y才能發(fā)生?！芭c”邏輯可用邏輯乘法表示,寫作:Y=A·B·C。

2.“或”邏輯關(guān)系

“或”邏輯關(guān)系可以表述為:有關(guān)條件A、B、C中只要有一個或一個以上具備,事件Y就能發(fā)生。

“或”邏輯可用邏輯加法表示,寫作:Y=A+B+C。

3.“非”邏輯關(guān)系

“非”邏輯關(guān)系可以表述為:當(dāng)有關(guān)條件A成立時,事件Y不發(fā)生;當(dāng)A不成立時,Y就發(fā)生。

“非”邏輯可用邏輯求反或“非”運(yùn)算表示,

寫作:

13.2.2基本邏輯門電路

基本邏輯關(guān)系對應(yīng)的基本邏輯門電路分別為:“與”門、“或”門和“非門”。下面我們討論如何用理想二極管構(gòu)成以上三種邏輯門電路。設(shè)A、B端輸入電壓的高電平和低電平分別為3V和0V。

1.邏輯“與”門

圖13.2.1是由二極管構(gòu)成的“與”邏輯關(guān)系電路和邏輯符號,有Y=A·B(簡寫為Y=AB),在表13.2.1中列出了輸入輸出關(guān)系。

(1)若A、B輸入端有一個為低電平,則對應(yīng)低電平輸入端二極管(VD1或VD2)導(dǎo)通,輸出Y端電位被鉗位在低電平0V,而另一個輸入端無論輸入是高電平還是低電平,對Y端的輸出結(jié)果都沒有影響,所以輸出是邏輯“0”。

(2)若A、B輸入全部為高電平3V,則VD1和VD2同時導(dǎo)通,輸出Y端被鉗位在3V,輸出是邏輯“1”。

輸出Y與輸入A、B之間符合“與”的邏輯關(guān)系,即該電路能實(shí)現(xiàn)“與”邏輯運(yùn)算,所以稱為“與”門電路。

圖13.2.1“與”門電路、邏輯符號

2.邏輯“或”門

圖13.2.2是由二極管構(gòu)成的“或”邏輯關(guān)系電路和邏輯符號,有Y=A+B,在表13.2.2中列出了輸入、輸出關(guān)系。

(1)若A、B輸入端有一個為高電平,則對應(yīng)高電平輸入端二極管(VD1

或VD2)導(dǎo)通,輸出Y端電位被鉗位在高電平3V;而另一個輸入端無論輸入是高電平還是低電平,對Y端的輸出結(jié)果都沒有影響,所以輸出是邏輯“1”。

(2)若A、B輸入全部為低電平0V,則VD1

和VD2均截止,輸出Y端為低電平0V,輸出是邏輯“0”。

輸出Y與輸入A、B之間符合“或”的邏輯關(guān)系,即該電路能實(shí)現(xiàn)“或”邏輯運(yùn)算,所以稱為“或”門電路。

圖13.2.2“或”門電路、邏輯符號

3.邏輯“非”門

圖13.2.3是由三極管構(gòu)成的“非”門邏輯關(guān)系電路和邏輯符號,有Y=A,在表13.2.3中列出了輸入、輸出關(guān)系。

(1)當(dāng)A為高電平3V時,三極管飽和導(dǎo)通,輸出Y端接近于0V,輸出是邏輯“0”。

(2)當(dāng)A為低電平0V時,三極管截止,輸出Y端為高電平,輸出為邏輯“1”。

“非”門在邏輯電路里可以起到狀態(tài)轉(zhuǎn)換的作用,因此也被稱為反相器。圖13.2.3“非”門電路、邏輯符號

13.2.3基本邏輯門電路的組合

為了提高門電路的帶負(fù)載能力和提高邏輯門電路輸出的穩(wěn)定性,常將基本邏輯門電路組合為復(fù)合門,組合邏輯門電路通常有“與非”門、“或非”門、“與或非”門、“異或”門和“同或”門等。

1.“與非”門

將“與”門和“非”門串接可組成“與非”門,以兩輸入變量為例,如圖13.2.4所示,其邏輯表達(dá)式為

由表達(dá)式可知,“與非”門可以實(shí)現(xiàn)“有0出1,全1出0”的邏輯功能。圖13.2.4“與非”門邏輯圖

“與非”門邏輯符號如圖13.2.5所示,“與非”門真值表如表13.2.4所示。圖13.2.5“與非”門邏輯符號

2.“或非”門

將“或”門與“非”門串接可組成“或非”門,以兩輸入變量為例,如圖13.2.6所示,其邏輯表達(dá)式為

由表達(dá)式可知,“或非”門可以實(shí)現(xiàn)“有1出0,全0出1”的邏輯功能。圖13.2.6“或非”門邏輯圖

“或非”門邏輯符號如圖13.2.7所示,“或非”門真值表如表13.2.5所示。圖13.2.7“或非”門邏輯符號

3.“與或非”門

將“與”門、“或”門和“非”門組合在一起,如圖13.

2.8所示,可以得到如下表達(dá)式圖13.2.8“與或非”門邏輯圖

“與或非”門邏輯符號如圖13.2.9所示。圖13.2.9“與或非”門邏輯符號

4.“同或”門

將邏輯門電路加以組合可以構(gòu)成“同或”門,如圖13.

2.10所示,可以形成以下邏輯關(guān)系:A、B輸入相同,輸出Y為1;A、B輸入不同,輸出Y為0。此門電路可對輸入量是否相同進(jìn)行判斷,符號“☉”表示“同或”,邏輯表達(dá)式為圖13.2.10“同或”門邏輯圖

“同或”門邏輯符號如圖13.2.11所示,邏輯真值表如表13.2.6所示。圖13.2.11“同或”門邏輯符號

5.門電路的應(yīng)用

圖13.2.12所示為水箱散熱器水位過低報警電路。圖13.2.12水箱散熱器水位過低報警電路

報警電路中有六個“非”門,型號為CD4069,HTD為電壓陶瓷蜂鳴器,散熱器中放置一根銅線作為傳感器,銅線的下端應(yīng)低于最低水位處,但不能與散熱器殼體接觸,散熱器殼體

接地。當(dāng)散熱器水位符合要求時,銅線浸在水中。由于散熱器接地和水的導(dǎo)電作用,使得綠色LED發(fā)光,指示水位正常。此時12腳為低電平,蜂鳴器不鳴叫。反之,當(dāng)水位下降,銅線

離開水面,使得CD4069的1腳為高電平,此時紅色LED發(fā)光,蜂鳴器鳴叫。

13.3集成電路的基本知識與識別

13.3.1集成電路的命名與分類1.集成電路的命名目前國際上還沒有通用的集成電路的命名方法,但按照國家標(biāo)準(zhǔn)規(guī)定,每個型號的集成電路的名稱均由五個部分組成,如表13.3.1表示。

2.集成電路的分類

集成電路的分類方法很多,可以從以下幾個方面來分類。

1)按使用功能分類

集成電路按使用功能來劃分,可分為模擬集成電路、數(shù)字集成電路、特殊集成電路和接口集成電路。這種分類主要是針對集成電路所實(shí)現(xiàn)的電路功能來劃分的。例如,運(yùn)算放大電路和音響電視電路可視為模擬集成電路;微機(jī)電路、TTL電路和CMOS電路可視為數(shù)字集成電路;傳感器、通信電路和機(jī)電儀表電路可視為特殊集成電路;電壓比較器、電平轉(zhuǎn)換器和外圍驅(qū)動器可視為接口集成電路。

2)按集成度分類

集成電路按照電路集成度可分為小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路。這種分類主要是依據(jù)電路中使用的元件個數(shù)或門電路的個數(shù)來劃分的。少于100個元件或少于10個門電路的集成電路稱為小規(guī)模集成電路;100~1000個元件或10~100個門電路的集成電路稱為中規(guī)模集成電路;1000個元件或100個門電路以上的集成電路稱為大規(guī)模集成電路;元件數(shù)量達(dá)到10萬個或1萬個門電路以上的集成電路稱為超大規(guī)模集成電路。

3)按制作工藝分類

集成電路按照制作工藝可分為半導(dǎo)體集成電路和膜混合集成電路。半導(dǎo)體集成電路包括雙極型集成電路和MOS電路(NMOS、PMOS、COMS)。在雙極型集成電路的內(nèi)部有電子和空穴兩種載流子參與導(dǎo)電;MOS電路中只有電子(

NMOS)或空穴(POMS)一種載流子參與導(dǎo)電,COMS電路是由NMOS電路和PMOS電路并聯(lián)組成互補(bǔ)形式的集成電路。膜混合集成電路包括薄、厚膜集成電路以及混合集成電路。

4)按封裝外形分類

集成電路按照封裝外形可分為雙列直插形、圓形、直立扁平形和扁平形。其封裝材料可用塑料、陶瓷和低熔玻璃等。

13.3.2集成電路的封裝與識別

1.單列、雙列直插式

塑料封裝的扁平直插式集成電路通常以凹槽作為引腳的參考標(biāo)記。單列直插式電路引腳識別時將引腳向下置標(biāo)記于左方,然后從左向右讀出各引腳。對沒有任何標(biāo)記的集成電路,應(yīng)將印有型號的一面正向?qū)χ约?再按上述方法讀出。雙列直插式電路引腳識別時,引腳向下,將凹槽置于正面左方位置,靠近凹槽左下方第一個引腳為1號腳,然后按逆時針方向依次讀出各引腳,如圖13.3.1所示。圖13.3.1單列、雙列直插式集成電路

2.扁平形平插式

該種結(jié)構(gòu)的集成電路通常以色點(diǎn)作為引腳的參考標(biāo)記。識別時,從外殼頂端看,將色點(diǎn)置于正面左方位置,靠近色點(diǎn)的引腳即為第1引腳,然后按逆時針方向依次讀出各引腳。如

圖13.3.2所示。圖13.3.2扁平形平插式集成電路

3.圓形封裝式

圓形封裝的集成電路形狀似晶體管,體積較大,外殼用金屬材料封裝。引腳數(shù)量有3、5、8、10等多種類型,識別引腳時將引腳向上,找出其標(biāo)記,通常為鎖扣突耳、定位孔或引腳不規(guī)則排列處,從定位標(biāo)記對應(yīng)引腳開始順時針方向讀出引腳序號,如圖13.3.3所示。圖13.3.3圓形封裝式集成電路

4.陶瓷封裝的扁平形直插式

此種形式的集成電路通常以凹槽或金屬封片作為引腳參考標(biāo)記,引腳識別方法類似于雙列直插式芯片,如圖13.3.4所示。圖13.3.4陶瓷封裝的扁平形直插式集成電路

13.4集成復(fù)合門電路

13.4.1集成復(fù)合門電路的分類現(xiàn)在的數(shù)字電路廣泛采用集成電路,集成復(fù)合門電路按照內(nèi)部有源器件的不同主要分成兩類:一類是晶體三極管集成電路,主要包括晶體管邏輯門TTL、射極耦合邏輯門ECL和集成注入邏輯門I2L等;另外一類是場效應(yīng)管集成電路,主要包括增強(qiáng)型MOS管組成的NMOS電路、PMOS電路和CMOS電路等。

在集成復(fù)合門電路中應(yīng)用比較廣泛的是TTL“與非”門和CMOS“與非”門電路。國產(chǎn)TTL“與非”門電路有CT74LS/54LS低功耗肖特基系列、CT74/54通用系列、CT74H/54H高速系列和CT74S/54S肖特基系列。

集成復(fù)合門電路按其集成度不同又可分為:小規(guī)模集成門電路SSI,中規(guī)模集成門電路MSI,大規(guī)模集成門電路LSI和超大規(guī)模集成門電路VLSI。

13.4.2TTL“與非”門電路

1.電路構(gòu)成及工作原理

1)電路構(gòu)成

如圖13.4.1所示,TTL“與非”門的輸入級和輸出級都采用半導(dǎo)體三極管構(gòu)成,可將該集成門電路分成三個部分:第一部分為多發(fā)射極三極管VT1、二極管VD

1、VD2和基極電阻R

1共同構(gòu)成的輸入級;第二部分為電阻R2、晶體三極管VT2和電阻R3構(gòu)成的中間級;第三部分為電源UCC、R4、VT3、VD3和VT4構(gòu)成的輸出級。

在TTL門電路中,VD1、VD2為抑制輸入端電壓負(fù)向過低而起到保護(hù)輸入端的作用,在正常狀態(tài)下其處于截止?fàn)顟B(tài),當(dāng)輸入端為負(fù)輸入電壓或負(fù)干擾脈沖時,由于VT1的發(fā)射極電流瞬間增大,為起保護(hù)作用,接入的VD1、VD2使輸入端電位鉗位在0V左右。VT3、VD3和VT4組成的電路因VT3、VD3導(dǎo)通時VT4截止,VT3、VD3截止時VT4導(dǎo)通,故被稱為推拉式結(jié)構(gòu)。

2)工作原理

(1)輸入端A、B全部為1。當(dāng)輸入端A、B全部為1(約3.6V)時,VT1的兩個發(fā)射結(jié)都處于反向偏置,電源通過R1和VT1的集電極向VT2提供足夠的基極電流,使VT2飽和導(dǎo)通。VT2的發(fā)射極電流在R2上產(chǎn)生的電壓降又為VT4提供足夠的基極電流,使VT4也飽和導(dǎo)通,所以輸出端的電位為VY=0.3V,即Y=0。VT3基極電位即為VT2

集電極電位,VC2=UCE2+UBE4=0.3+0.7=1V,VT2發(fā)射極連接二極管VD2,VC2電位不足以使VT2、VD2導(dǎo)通,因此VT2截止。當(dāng)外接負(fù)載后,流入VT4集電極的電流全部由外接負(fù)載門灌入,這種電流我們稱之為灌電流。

(2)輸入端A、B不全為1。當(dāng)輸入端A、B不全為1(約0.3V)時,VT1的基極電位VB1=0.3+0.7=1V,它不足以向VT2提供正向基極電流,所以VT2截止,以致VT

4也截止。VT2的集電極電位接近于+5V,VT3因而導(dǎo)通,所以輸出端的電位為VY=5-R2IB3-UBE3-UD3。由于R2IB3電壓很小,可以忽略不計(jì),因此VY=5-0.7-0.7=3.6V,即Y=1。由于VT4截止,因此當(dāng)外接負(fù)載后,UCC提供電流流向負(fù)載門,我們稱之為拉電流。

由上述可得,TTL門電路具有“與非”邏輯關(guān)系,

由四個兩輸入TTL“與非”門構(gòu)成的74LS00芯片,各引腳排列如圖13.4.2所示。該芯片內(nèi)各個邏輯門相互獨(dú)立,功能相同,可以單獨(dú)使用,也可組合使用,但共用電源線和接地線。圖13.4.274LS00引腳排列圖

2.電壓傳輸特性

TTL“與非”門電壓傳輸特性是指TTL“與非”門的輸出電壓Uo與輸入電壓Ui之間的關(guān)系,如圖13.4.3所示。圖13.4.3TTL“與非”門電壓傳輸特性

3.主要參數(shù)

1)輸出高電平電壓UOH和輸出低電平電壓UOL

對于TTL“與非”門,輸出高電平電壓UOH≥2.4V,輸出低電平電壓UOL≤0.4V。

2)輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)只有一個輸入端接高電平時,流入該輸入端的電流稱為輸入高電平電流;當(dāng)只有一個輸入端接低電平時,從該輸入端流出的電流稱為輸入低電平電流。

3)扇出系數(shù)No

扇出系數(shù)是指一個門電路能帶同類門的最大數(shù)目,它表示帶負(fù)載能力。對TTL門電路,通常No≥8。

4)平均傳輸延遲時間tpd

在“與非”門輸入端加上一個脈沖電壓,則輸出電壓延遲一定時間才會輸出,如圖13.4.4所示。輸入延遲時間tpdi是指從輸入脈沖上升沿的50%處起到輸出脈沖下降沿的50%處止的時間段;輸出延遲時間tpdo是指從輸入脈沖下降沿的50%處起到輸出脈沖上升沿的50%處止的時間段。tpdi和tpdo的平均值稱為平均傳輸延遲時間tpd,即tpd=(tpdi+tpdo)/2。此值越小表示電路的開關(guān)速度越高,通常tpd在6~15ns圖13.4.4輸入、輸出電壓波形的傳輸延遲時間

13.4.3CMOS“與非”門電路

MOS門電路是在TTL門電路之后發(fā)展起來的,是一種由絕緣柵場效應(yīng)晶體管組成的門電路,它功耗低,集成度高,抗干擾能力較強(qiáng),但工作速度較慢。MOS門電路主要有N溝道

增強(qiáng)型NMOS、P溝道增強(qiáng)型PMOS和N、P溝道MOS共同構(gòu)成的CMOS集成門電路。CMOS集成門電路包括反相器、“與非”門、“或非”門等。

圖13.4.5所示為CMOS“與非”門電路。驅(qū)動管VT1、VT2是NMOS管,采用串聯(lián)方式;負(fù)載管VT3、VT4是PMOS管,采用并聯(lián)方式,A、B為輸入端,Y為輸出端。圖13.4.5CMOS“與非”門電路

當(dāng)輸入端A、B輸入全部為1時,驅(qū)動管VT1、VT2均導(dǎo)通,電阻值很低,負(fù)載管VT3、VT4均處于截止?fàn)顟B(tài),電阻值很高,電源電壓主要降落在負(fù)載管上,輸出Y=0。

當(dāng)輸入端A、B輸入有一個或全為0時,串聯(lián)的驅(qū)動管截止,與輸入對應(yīng)的負(fù)載管導(dǎo)通,此時,負(fù)載管的電阻值較低,驅(qū)動管的電阻值很高,電源電壓主要降落在驅(qū)動管上,輸出Y=1,

由此得到

13.4.4三態(tài)門電路及應(yīng)用

三態(tài)門同“與非”門電路略有不同,它除了可輸出高電平和低電平外,還可輸出第三種狀態(tài),即高阻狀態(tài)(有時也稱為禁止?fàn)顟B(tài)),三態(tài)輸出門被記為TS門。

1.電路結(jié)構(gòu)及其工作原理電路

圖13.4.6是TTL三態(tài)輸出“與非”門電路及其對應(yīng)邏輯符號。與TTL門電路相比較,三態(tài)門多了一個二極管與輸入端口E相連,此端口為控制端(也稱作使能端),A、B稱為輸入端。圖13.4.6TTL三態(tài)輸出“與非”門電路及其邏輯符號

(1)當(dāng)控制端E=1時,二極管VD截止,與VT1對應(yīng)的發(fā)射極截止,此時三態(tài)門輸出的狀態(tài)取決于A、B輸入端,與TTL的工作狀態(tài)相同,因此可以實(shí)現(xiàn)“與非”的邏輯關(guān)系,即

(2)當(dāng)控制端E=0時,二極管VD將VT2集電極電位鉗位在1V,使VT3晶體管截止。無論A、B的輸入狀態(tài)如何,與使能端E對應(yīng)的VT1發(fā)射極導(dǎo)通,均使VT1基極電位鉗位在1V,故VT2和VT4晶體管截止,因此輸出端Y開路,輸出處于高阻狀態(tài)。

2.三態(tài)門應(yīng)用舉例

在數(shù)字電路中,通常將三態(tài)門應(yīng)用于計(jì)算機(jī)數(shù)據(jù)總線傳輸中,可實(shí)現(xiàn)用一條總線分時傳送多路信號。如圖13.4.7所示,總線可以分時采集不同端口的數(shù)據(jù),當(dāng)只有一個三態(tài)門打開處于工作狀態(tài),其余三態(tài)門均處于高阻狀態(tài)時,總線將打開的三態(tài)門的數(shù)據(jù)傳送出去,同理,輪流打開三態(tài)門就可以依次將數(shù)據(jù)上傳到總線輸出。圖13.4.7三態(tài)門組成總線結(jié)構(gòu)

13.5門電路的應(yīng)用舉例

1.“與”門控制電路圖13.5.1是由“與”門組成的開關(guān)控制電路。該電路可作為信號傳送過程中的開關(guān)控制電路。A為信號輸入端,K為控制端,L為信號輸出端。當(dāng)控制端K為低電平時,“與”門被封鎖,輸入信號無法通過“與”門,“與”門輸出端L為低電平;當(dāng)控制端K為高電平時,“與”門解除封鎖,輸入信號可通過“與”門送至輸出端。圖13.5.1“與”門控制電路

2.門電路組成可變頻率TTL振蕩器

圖13.5.2是由“非”門構(gòu)成的可變頻率TTL振蕩器。電路由兩個“非”門G1、G2及電阻R1、R2,電容C1、C2組成。工作原理如下:上電瞬間,脈沖電壓作用在“非”門輸入端,經(jīng)門電路放大,串聯(lián)耦合電路將形成正反饋,使門電路迅速達(dá)到穩(wěn)定狀態(tài)。在穩(wěn)定狀態(tài)下由于電容的充放電作用,經(jīng)過一段時間后將改變某一“非”門的輸入電平,串聯(lián)耦合電路正反饋的作用又使電路迅速達(dá)到新的穩(wěn)定狀態(tài),如此周而復(fù)始。圖13.5.2可變頻率TTL振蕩器

3.CMOS雙向三態(tài)驅(qū)動器

CMOS三態(tài)門雙向傳輸電路如圖13.5.3所示,當(dāng)CMOS三態(tài)門F1或F2的控制端為高電平時,該門起傳輸作用,否則呈高阻狀態(tài)。當(dāng)C=1時,三態(tài)門F1接通,三態(tài)門F2處于高阻狀態(tài),信號由D端送至Q端;當(dāng)C=0時,三態(tài)門F2接通,三態(tài)門F1處于高阻狀態(tài),信號由Q端送至D端圖13.5.3CMOS三態(tài)門雙向傳輸電路

13.6集成電路應(yīng)用注意事項(xiàng)

1.電源使用集成電路對電源的要求較為嚴(yán)格,對于TTL電路,電源電壓如果超過額定值將會損壞器件,如果低于額定值,器件的邏輯功能將不正常,因此含有TTL電路的數(shù)字電路中,電源電壓應(yīng)保持在額定值的波動范圍內(nèi)。CMOS門電路電源端不能接反,否則電路會因過流而導(dǎo)致?lián)p壞。

2.輸入端的使用

(1)輸入信號必須在額定值允許范圍內(nèi),以免因過流而燒壞電路。

(2)對于多余輸入端的處理。對于TTL集成門電路,可將不用的輸入端懸空或接低電平,應(yīng)以保證電路正常的邏輯關(guān)系和穩(wěn)定的工作狀態(tài)為前提;MOS集成門電路的多余輸入端是絕對不允許懸空的(懸空相當(dāng)于接高電平),應(yīng)根據(jù)邏輯要求或接電源,或通過接地電阻接地,或與其他輸入端相連接。

3.輸出端的使用

在集成電路中,除三態(tài)門和OC門之外,門電路的輸出端不允許并聯(lián),而且輸出端不允許直接接電源或地,否則可能造成器件損壞。

13.7邏輯代數(shù)及其化簡

邏輯代數(shù)也稱為布爾代數(shù),基于邏輯代數(shù)我們可以進(jìn)行復(fù)雜的邏輯電路的分析和綜合設(shè)計(jì)。邏輯代數(shù)是分析和設(shè)計(jì)邏輯電路的數(shù)學(xué)工具,在表示方法上,邏輯代數(shù)和普通代數(shù)是一樣的,但是,邏輯代數(shù)中的變量取值只能為1或0兩種相反的狀態(tài),表示變量之間的邏輯關(guān)系,這一點(diǎn)區(qū)別于我們學(xué)習(xí)過的普通代數(shù)。

13.7.1基本運(yùn)算法則

在邏輯代數(shù)中最基本的三種運(yùn)算是邏輯乘(“與”運(yùn)算)、邏輯和(“或”運(yùn)算)和求反(“非”運(yùn)算)。根據(jù)以上三個基本運(yùn)算,我們又可以推導(dǎo)出一些關(guān)于邏輯運(yùn)算的法則。

1.邏輯運(yùn)算的基本法則

2.邏輯代數(shù)的基本定律

由以上邏輯代數(shù)的基本運(yùn)算法則可推導(dǎo)出如下基本定律。

(1)交換律:

(2)結(jié)合律:

(3)分配律:

(4)吸收律:

(5)反演律:

13.7.2邏輯函數(shù)的表示

任何一個具體的邏輯關(guān)系都可以寫成某一輸出變量與一組輸入變量之間的函數(shù)形式,輸出變量的值由各輸入變量的取值確定,這種函數(shù)關(guān)系我們稱之為邏輯函數(shù)。邏輯函數(shù)通常采用的表達(dá)形式有邏輯函數(shù)表達(dá)式、邏輯狀態(tài)真值表、邏輯圖和卡諾圖等。不同形式的邏輯函數(shù)可以相互轉(zhuǎn)換。

1.邏輯函數(shù)表達(dá)式

邏輯函數(shù)表達(dá)式由輸入變量和輸出變量,以及與”“或”“非”的運(yùn)算進(jìn)行表達(dá)。

1)常用的邏輯函數(shù)表達(dá)式

常用的邏輯函數(shù)表達(dá)式有:

在以上邏輯表達(dá)式中,輸出變量為Y,輸入變量為A、B、C,無反號的是原變量,有反號的稱為反變量。

2)最小項(xiàng)

一個邏輯式中如果含有三個輸入變量A、B、C,則三個輸入變量相“與”可以構(gòu)成八種組合形式,且每個輸入變量都會以原變量或者反變量的形式出現(xiàn)一次,這種組合形式我們稱為最小項(xiàng)。對于三變量邏輯函數(shù)而言,最小項(xiàng)的組合形式如下:

在式(13.7.2)中,輸出變量由四個最小項(xiàng)相“或”得出。同理,如果有n個輸入變量,可以組成2n個最小項(xiàng)。

2.邏輯狀態(tài)真值表

將輸入變量和輸出變量的邏輯狀態(tài)用表格的形式來表示,這種表示邏輯函數(shù)關(guān)系的形式稱為邏輯狀態(tài)真值表。

1)由邏輯函數(shù)表達(dá)式寫出邏輯狀態(tài)真值表

邏輯表達(dá)式為,表達(dá)式中含有三個輸入變量A、B、C,輸出結(jié)果用Y來表示。在真值表中共有輸入變量的23種組合形式,將邏輯函數(shù)表達(dá)式中含有的最小項(xiàng)的狀態(tài)代入邏輯式中,就可得到相應(yīng)的邏輯狀態(tài)真值表,如表13.7.1所示。

2)由邏輯狀態(tài)真值表寫出邏輯函數(shù)表達(dá)

在真值表中,取輸出變量為1(或?yàn)?),列寫邏輯表達(dá)式,表達(dá)式中輸入變量以最小項(xiàng)的形式組合在一起,最小項(xiàng)之間是“或”的邏輯關(guān)系。最小項(xiàng)是真值表中輸入變量的2n種組合,如果輸入變量為1則記為原變量,如果為0則記為反變量。例如,根據(jù)表13.7.1可寫出邏輯式為

3.邏輯圖

邏輯圖通常采用邏輯“與”門、“或”門、“非”門、“與非”門和“或非”門構(gòu)成,在邏輯圖中“與”門表示邏輯乘,“或”門表示邏輯加,“非”門表示求反運(yùn)算,邏輯式可用邏輯圖13.7.1來實(shí)現(xiàn)。

因?yàn)檫壿嫚顟B(tài)真值表由最小項(xiàng)構(gòu)成,所以是唯一的。而邏輯函數(shù)表達(dá)式可以由最小項(xiàng)或者非最小項(xiàng)構(gòu)成,因此邏輯函數(shù)表達(dá)式和邏輯圖都不是唯一的。圖13.7.1邏輯圖

4.卡諾圖

以輸入變量的最小項(xiàng)按照一定的規(guī)律排列的方格圖即為卡諾圖,每個小方格代表一個最小項(xiàng),因?yàn)樽钚№?xiàng)為2n個,所以卡諾圖中也就包括了2n個小方格,卡諾圖的小方格的數(shù)量由變量的個數(shù)來確定,因此卡諾圖有二變量、三變量和四變量等,如圖13.7.2所示?？ㄖZ圖的行和列分別代表了變量及其狀態(tài),在方格的排列中每個相鄰的小方格有且僅有一種變量的狀態(tài)是不同的。圖13.7.2卡諾圖

將式(13.7.2)表示的邏輯函數(shù)表達(dá)式轉(zhuǎn)換成卡諾圖,如圖13.7.3所示。圖13.7.3卡諾圖

13.7.3邏輯函數(shù)的化簡

同一個邏輯函數(shù)可以寫成不同的函數(shù)關(guān)系式,復(fù)雜的邏輯函數(shù)關(guān)系式轉(zhuǎn)化成的邏輯圖往往比較復(fù)雜,為簡化邏輯圖需要先將邏輯函數(shù)表達(dá)式進(jìn)行化簡。邏輯函數(shù)式的化簡主要有兩種方法:一種是利用邏輯代數(shù)運(yùn)算法則進(jìn)行化簡,另外一種是利用卡諾圖進(jìn)行化簡。

1.邏輯代數(shù)運(yùn)算法則化簡

2.卡諾圖化簡

1)卡諾圖化簡原則

(1)將邏輯函數(shù)式以最小項(xiàng)的形式寫入卡諾圖中。在卡諾圖中取值為1的相鄰的小方格可以圈成矩形或者正方形,相鄰的小方格可以是最上行和最下行或者最左列和最右列。

(2)圈的小方格個數(shù)要盡量多,包圍圈的個數(shù)越少越好,圈入的小方格的數(shù)量必須是2n個,每次圈小方格時必須滿足至少有一個未圈過的小方格出現(xiàn)。

(3)包圍圈內(nèi)消去最小項(xiàng)的不同狀態(tài)變量,保留最小項(xiàng)的相同狀態(tài)變量,對于2n個小方格可以消去n個變量。

2)應(yīng)用卡諾圖化簡邏輯函數(shù)表達(dá)式

解將邏輯表達(dá)式中最小項(xiàng)分別填入卡諾圖中,如圖13.

7.3所示,并把相鄰的兩個1圈在一起,一共可圈三個包圍圈。三個圈的最小項(xiàng)分別化簡為

解卡諾圖如圖13.7.4所示,將相鄰為1的小方格圍成包圍圈。式中A應(yīng)在含有A的所有小方格內(nèi)都填入1,與其他變量為何值無關(guān),在卡諾圖中即為上面的八個小方格。AB項(xiàng)的小方格在卡諾圖中的最上面四個,但已經(jīng)包含在A項(xiàng)內(nèi)。同理,將表達(dá)式中其余兩項(xiàng)BCD和BD也填入卡諾圖小方格內(nèi)。圖13.7.4例13.7.5圖

13.8組合邏輯電路的分析與設(shè)計(jì)

13.8.1組合邏輯電路的分析組合邏輯電路的分析流程如下:組合邏輯電路圖→寫出邏輯表達(dá)式→變換邏輯表達(dá)式→寫出邏輯狀態(tài)真值表→分析其邏輯功能下面根據(jù)組合邏輯電路的分析流程,結(jié)合實(shí)例進(jìn)行分析。

例13.8.1分析圖13.8.1所示組合邏輯電路的邏輯功能。圖13.8.1例13.8.1圖

解由邏輯圖得到S1、S2、S3、Y端的輸出邏輯表達(dá)式,將輸入變量帶到輸出端,即可得到Y(jié)輸出端的邏輯表達(dá)式:

Y邏輯表達(dá)式寫成邏輯狀態(tài)真值表,如表13.8.1所示。

由表13.8.1可知,若A、B輸入狀態(tài)相同,則輸出為0;若A、B輸入狀態(tài)不同,則輸出為1。這種組合邏輯電路即為“異或”門電路,邏輯關(guān)系稱為“異或”?！爱惢颉遍T邏輯符號如圖13.8.1(b)所示。

如果在圖13.8.1輸出端再加一個“非”門,那么輸出端表達(dá)式記為該邏輯表達(dá)式寫成邏輯狀態(tài)真值表,如表13.8.2所示。

由表13.8.2可知,若A、B輸入狀態(tài)相同,則輸出為1;若A、B輸入狀態(tài)不同,則輸出為0。這種邏輯關(guān)系稱為“同或”?！巴颉遍T邏輯符號如圖13.8.1(c)所示。

13.8.2組合邏輯電路的設(shè)計(jì)

為了使設(shè)計(jì)的邏輯電路更加簡單可靠,需要對設(shè)計(jì)要求進(jìn)行分析,根據(jù)邏輯狀態(tài)真值表寫出邏輯函數(shù)表達(dá)式,化簡表達(dá)式,完成組合邏輯電路的設(shè)計(jì)。

組合邏輯電路的設(shè)計(jì)流程如下:

邏輯電路設(shè)計(jì)要求→寫出邏輯狀態(tài)真值表→寫出邏輯表達(dá)式→變換邏輯表達(dá)式→畫出邏輯電路

例13.8.2設(shè)計(jì)一個含有兩個加數(shù)的半加器邏輯電路。

解半加器能夠?qū)崿F(xiàn)幾個1位的二進(jìn)制數(shù)進(jìn)行相加運(yùn)算,且不考慮來自低位的進(jìn)位,相加后的結(jié)果保存在本位及進(jìn)位位上。本題兩加數(shù)輸入變量設(shè)為A、B,兩變量相加后的結(jié)果保存在本位S和進(jìn)位位C中。根據(jù)邏輯關(guān)系要求做邏輯狀態(tài)表,如表13.8.3所示。

由表13.8.3寫出邏輯狀態(tài)表達(dá)式:

依據(jù)邏輯表達(dá)式畫出邏輯圖,如圖13.8.2所示。圖13.8.2半加器邏輯圖和邏輯符號

兩個1位二進(jìn)制數(shù)相加,同時考慮來自低位進(jìn)位,能實(shí)現(xiàn)該邏輯運(yùn)算的電路稱為全加器。全加器邏輯符號如圖13.8.3所示。圖13.8.3全加器邏輯符號

例13.8.3用門電路設(shè)計(jì)一個交通信號燈故障檢測邏輯電路。交通信號燈有紅燈A、黃燈B和綠燈C三種,正常工作時只有一個燈亮,如果燈全亮、全不亮或兩個燈同時亮,則為故障狀態(tài)。

解由題意分析其邏輯功能,三路交通信號燈設(shè)為A、B、C,輸出狀態(tài)檢測結(jié)果設(shè)為Y。A、B、C輸入狀態(tài)為1,表示燈亮,為0表示燈滅;Y輸出為1表示有故障,為0表示正

常。寫出邏輯狀態(tài)真值表,如表13.8.4所示。

由表13.8.4寫出邏輯狀表達(dá)式并利用卡諾圖化簡,得

如圖13.8.4卡諾圖化簡后,邏輯函數(shù)表達(dá)式為

為了減少所用邏輯門數(shù)量,將該式變換為圖13.8.4卡諾圖化簡

根據(jù)化簡后的邏輯式畫出邏輯圖,如圖13.8.5所示。發(fā)生故障時組合邏輯電路輸出Y為高電平,晶體管導(dǎo)通,繼電器KA通電,其觸點(diǎn)閉合,故障指示燈HL燈亮。圖13.8.5交通信號燈故障檢測邏輯圖

13.9常用的組合邏輯電路原理及應(yīng)用

3.9.1編碼器原理及應(yīng)用在數(shù)字電路中,十進(jìn)制數(shù)和文字不能用于信號的轉(zhuǎn)換,通常將二進(jìn)制代碼按照一定的規(guī)律編排,使每組代碼具有一個特定的含義,這個過程我們稱為編碼,能實(shí)現(xiàn)編碼功能的邏輯電路稱為編碼器。編碼器是一個多輸入和多輸出的組合邏輯電路,輸入端信號經(jīng)過二進(jìn)制轉(zhuǎn)換后編成N位二進(jìn)制代碼輸出。如果輸入端有X個輸入信號,則經(jīng)過編碼器將轉(zhuǎn)化成N位的二進(jìn)制代碼輸出,且滿足X≤2N,輸入輸出結(jié)構(gòu)框圖如圖13.9.1所示。

1.二進(jìn)制編碼器

二進(jìn)制編碼器是將輸入信號編成二進(jìn)制代碼的電路。N位二進(jìn)制代碼有2N種代碼組合,所以N位二進(jìn)制代碼最多可以對2N個輸入信號進(jìn)行編碼,通常稱為2N/N線編碼器,如4/2線編碼器、8/3線編碼器等。對于二進(jìn)制編碼器,按輸出二進(jìn)制位數(shù)也稱為N位二進(jìn)制編碼器。下面以4/2線編碼器為例來說明二進(jìn)制編碼器的工作原理。

(1)確定二進(jìn)制代碼的位數(shù)。

因輸入的信號為4個,根據(jù)X≤2N原則4=22,因此可以確認(rèn)輸出的二進(jìn)制編碼位數(shù)為2位。

(2)列編碼表。

表13.9.1列出了輸入信號與對應(yīng)的二進(jìn)制代碼的一一對應(yīng)關(guān)系。值得注意的是,在4/2線編碼中這種對應(yīng)關(guān)系并非是唯一的,可以有多種人為的對應(yīng)關(guān)系,本表僅列出其中一種。

(3)寫出邏輯式并進(jìn)行變換。

由編碼表得

(4)畫出邏輯圖。

由邏輯式畫出邏輯圖,如13.9.2所示。

當(dāng)I1=1,其余輸入為0時,輸出Y1Y0

=01;當(dāng)I2=1,其余輸入為0時,輸出Y1Y0

=10;當(dāng)I3=1,其余輸入為0時,輸出Y1Y0=11;當(dāng)無輸入,即輸入全為0時,輸出Y1Y0

=00。對于此4/2線編碼來說,同一時間內(nèi)有且僅有一個輸入信號,如果有多個信號同時輸入,在輸出端會出現(xiàn)邏輯錯誤,為了避免該問題,又產(chǎn)生了更加先進(jìn)的編碼器電路,稱為優(yōu)先編碼器。圖13.9.2二進(jìn)制編碼邏輯電路

2.二十進(jìn)制優(yōu)先編碼器

優(yōu)先編碼器是指在任何時刻允許同時輸入兩個以上的編碼信號,在編碼器中只按預(yù)先約定的優(yōu)先級別對其中一個優(yōu)先級別高的輸入信號進(jìn)行編碼的編碼器。例如,對于一個包括多輸入的計(jì)算機(jī)系統(tǒng),當(dāng)有多臺設(shè)備向主機(jī)發(fā)出中斷請求時,計(jì)算機(jī)要首先識別這些請求信號的優(yōu)先級別,按照次序依次編碼再響應(yīng)請求。

3.優(yōu)先編碼器的應(yīng)用

編碼器在生活中應(yīng)用非常廣泛,可以應(yīng)用于搶答電路、病房呼叫系統(tǒng)和銀行排隊(duì)等候系統(tǒng)等公共服務(wù)中。下面以某病房呼叫系統(tǒng)為例加以說明。

病房內(nèi)病床號為A、B、C,優(yōu)先級別從高到低的順序?yàn)锳、B、C,在護(hù)士站顯示的對應(yīng)呼叫信號為Y2、Y1、Y0,可利用74LS14710/4線優(yōu)先編碼器實(shí)現(xiàn)該邏輯功能。圖13.9.3病房呼叫系統(tǒng)優(yōu)先編碼電路

13.9.2譯碼器原理及應(yīng)用

譯碼是編碼的相反過程,譯碼器是一個多輸入和多輸出的組合邏輯電路,輸入端是一組二進(jìn)制代碼,輸出端得到的是對應(yīng)的高、低電平信號,對應(yīng)輸入端的每一組代碼有且僅有一個輸出端為有效電平,其余輸出端全為無效電平。如果輸入端有N位二進(jìn)制代碼,輸出端最多可有X個輸出信號,滿足X≤2N,輸入輸出結(jié)構(gòu)框圖如圖13.9.4所示。圖13.9.4譯碼器輸入輸出結(jié)構(gòu)框圖

1.二進(jìn)制譯碼器

將具有特定含義的二進(jìn)制輸入代碼按其原意翻譯為相應(yīng)的輸出信號的電路,稱為二進(jìn)制譯碼器。常用的二進(jìn)制譯碼器有2/4線譯碼器、3/8線譯碼器和4/16線譯碼器等。74LS138譯碼器是較常用的3/8線譯碼器,其邏輯電路和邏輯符號如圖13.9.5所示。圖13.9.574LS138譯碼器邏輯電路和邏輯符號圖13.9.6兩片74LS138譯碼器擴(kuò)展成4/16線譯碼器的邏輯圖

2.二十進(jìn)制顯示譯碼器

在數(shù)字電路中,為了使計(jì)算結(jié)果能夠?qū)崟r顯示或便于人為讀取,通常需要將數(shù)字量用十進(jìn)制數(shù)碼顯示出來,這就需要數(shù)字顯示電路。數(shù)字顯示電路用譯碼電路把二進(jìn)制譯成十進(jìn)制字符,再通過驅(qū)動顯示電路由顯示器顯示出來。常用顯示器有液晶顯示器、半導(dǎo)體數(shù)碼管、熒光數(shù)碼管和輝光數(shù)碼管等,下面介紹半導(dǎo)體數(shù)碼管。

1)半導(dǎo)體數(shù)碼管

如圖13.9.7所示,半導(dǎo)體數(shù)碼管中含有七個發(fā)光二極管LED,它將十進(jìn)制數(shù)碼分成七個字段,每段為一個發(fā)光二極管。半導(dǎo)體數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法,如圖13.9.8所示。在共陰極接法中,每個字段接高電平時二極管才能發(fā)光;反之,在共陽極接法中,每個字段接低電平時二極管才能發(fā)光。在使用時,每個二極管都要串接限流電阻。圖13.9.7半導(dǎo)體數(shù)碼管圖13.9.8半導(dǎo)體數(shù)碼管兩種接法

2)七段顯示譯碼器

七段顯示譯碼器的功能是把“8421”二十進(jìn)制代碼譯成對應(yīng)于數(shù)碼管的七個字段信號,驅(qū)動數(shù)碼管顯示出相應(yīng)的十進(jìn)制數(shù)碼。常用的顯示譯碼器有74LS247(共陽)、74LS248(共陰)、CC4511(共陰)等。下面主要介紹74LS2