數(shù)電第4版 課件 15B第2章例題講解

第二章例題講解【例2.6-1】有一TTL門電路內(nèi)部電路如圖所示，說明其邏輯功能。

當(dāng)EN=1（5V）時(shí)，電路等同于標(biāo)準(zhǔn)與非門，實(shí)現(xiàn)與非邏輯功能。5V第二章例題講解

當(dāng)EN=0（0.3V）時(shí)，門電路輸出級(jí)的VT4和VT5管同時(shí)截止，輸出高阻態(tài)。0.3VVB1≈1VVC2≈1V結(jié)論：TTL三態(tài)與非門。高阻態(tài)第二章例題講解【例2.6-3】由LSTTL門電路組成的電路如圖所示。試寫出Y1~Y3的邏輯表達(dá)式。

G3內(nèi)部的電阻起到了上拉電阻的作用。01第二章例題講解

【例2.6-4】三態(tài)門構(gòu)成的電路如圖所示。A端輸入8Hz方波信號(hào)，B端輸入4Hz方波信號(hào)。在/E1、/E2四種不同取值下，畫出BUS上的信號(hào)波形。高阻第二章例題講解【例2.6-5】假設(shè)門電路的延遲時(shí)間為tPD，請(qǐng)畫出圖

(a)所示電路的時(shí)序圖。如果不考慮門電路的延遲，電路的時(shí)序圖如圖所示，其特點(diǎn)是各信號(hào)波形的上升沿和下降沿邊沿對(duì)齊。第二章例題講解當(dāng)A由低電平變成高電平時(shí)，經(jīng)過1tPD的延遲，/A和C由高電平變?yōu)榈碗娖?，再?jīng)過1tPD的延遲，B信號(hào)由低電平變?yōu)楦唠娖健．?dāng)A由高電平變成低電平時(shí)，經(jīng)過1tPD的延遲，/A由低電平變?yōu)楦唠娖剑俳?jīng)過1tPD的延遲，B信號(hào)由高電平變?yōu)榈碗娖?，再?jīng)過1tPD的延遲，C信號(hào)由低電平變?yōu)楦唠娖健５诙吕}講解【例2.6-6】在高速數(shù)據(jù)采集系統(tǒng)中，通常采用FPGA+高速A/D的方案，其原理圖如圖所示。分析FPGA和高速A/D轉(zhuǎn)換器接口中為什么要加一反相器。當(dāng)兩種不同電源電壓器件連接時(shí)，如何能保證可靠工作？必須滿足以下兩個(gè)條件：VOH(min)≥VIH(min)VOL(max)≤VIL(max)第二章例題講解時(shí)鐘信號(hào)從FPGA到A/D轉(zhuǎn)換器，數(shù)據(jù)信號(hào)是從A/D轉(zhuǎn)換器到FPGA，因此，F(xiàn)PGA和A/D轉(zhuǎn)換器既是驅(qū)動(dòng)器件，又是負(fù)載器件。由于A/D轉(zhuǎn)換器和FPGA的輸入引腳阻抗都很大，以下兩式總是能滿足的：第二章例題講解VOH(min)≥VIH(min)從表中數(shù)據(jù)可知，當(dāng)FPGA驅(qū)動(dòng)ADS805的時(shí)鐘引腳時(shí)，不滿足：器件引腳VIH（min）VIL（max）VOH（min）VOL（max）ADS805CLK3.51.0--D11~D0--4.50.1FPGAI/O1.70.83.10.2第二章例題講解方法一：將與ADS805時(shí)鐘引腳連接的FPGAI/O引腳設(shè)成OD輸出，通過上拉電阻將輸出高電平抬升到+5V。由于OD門高電平的驅(qū)動(dòng)能力較差，當(dāng)時(shí)鐘信號(hào)的頻率較高時(shí)，波形變差，導(dǎo)致工作不正常。所以這種方法不宜采用。