北交大數(shù)電研究性學習報告-集成電路EDA技術及可編程邏輯器件

西南交通大學本科畢業(yè)設計（論文）第頁集成電路的設計方法1.1傳統(tǒng)數(shù)字系統(tǒng)設計方法傳統(tǒng)的數(shù)字邏輯電路理論中，由真值表，卡諾圖，邏輯方程，狀態(tài)表及狀態(tài)圖來完成描述邏輯電路分功能。其特點是采用自下而上的設計方法，具體設計步驟為：分析設計要求，把用文字描述的設計要求抽象成輸入、輸出變量的邏輯關系，根據(jù)邏輯關系列出真值表描述，寫出邏輯函數(shù)表達式，然后使用公式或卡諾圖對真值表進行化簡，得到最小的表達式，再根據(jù)化簡結(jié)果畫出電路原理圖，制版實驗，使用調(diào)試工具和儀器，對系統(tǒng)進行調(diào)試；若設計無誤，則送制板廠制板，若有嚴重錯誤，則需修改設計，并重復實驗。按這樣的過程設計產(chǎn)品，從根據(jù)設計目標得到真值表，到最后完成系統(tǒng)后的測試與調(diào)試，所有的工作均需人工完成。可以想象，隨著數(shù)字集成電路的發(fā)展，從小規(guī)模集成電路（SSI）的小于10個邏輯門，到中規(guī)模集成電路（MSI）的幾百個邏輯門，再到大規(guī)模集成電路的（LSI）幾萬門，最后甚至到超大規(guī)模集成電路（VLSI），甚大規(guī)模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規(guī)模化，使得傳統(tǒng)設計方法根本無法完成得到真值表畫出卡諾圖等工作。而且，傳統(tǒng)設計方法所用元件的種類和數(shù)量較多，一次性成功率低，開發(fā)周期長，系統(tǒng)可靠性差，體積和功耗較大，成本也高。由此可見，傳統(tǒng)的集成電路設計方法效率極低。1.2現(xiàn)代數(shù)字系統(tǒng)設計方法為了適應現(xiàn)代大規(guī)模和超大規(guī)模集成電路的設計，并使系統(tǒng)獲得良好的性能和正確的結(jié)果，現(xiàn)代數(shù)字邏輯電路的設計通常采用從上至下(fromtoptodown)的設計方法，這里的“上”就是指設計者從整個系統(tǒng)邏輯功能出發(fā)，進行最上層的系統(tǒng)設計；“至下”就是指按一定原則將全局系統(tǒng)劃分為若干份子系統(tǒng)，逐級向下，再將每個子系統(tǒng)劃分為若干個功能模塊，模塊還可以向下劃分為子模塊，直至可用基本模塊實現(xiàn)。如此一來，數(shù)字系統(tǒng)就被劃分為控制電路和若干個受控電路的功能模塊，相當于把一個復雜的系統(tǒng)設計工作化為了一個較小規(guī)模的時序電路和一些基本模塊的問題，從而大大簡化了設計難度，縮短了設計周期。1.3EDA技術及現(xiàn)代數(shù)字系統(tǒng)設計流程EDA（電子設計自動化）技術是在計算機輔助設計技術(CAD)基礎上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言為設計語言，以可編程器件為實驗載體，以專用集成電路、片上系統(tǒng)芯片為器件目標，以電子系統(tǒng)設計為應用方向的電子產(chǎn)品自動化設計過程。現(xiàn)代數(shù)字系統(tǒng)從上至下的分層設計流程圖如圖1所示。每個層次上，大致都有描述、劃分、綜合、驗證等四種工作。其中設計者只需利用圖形輸入或硬件描述語言VHDL完成系統(tǒng)描述，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 圖1現(xiàn)代邏輯電路設計基本步驟EDA設計過程是將傳統(tǒng)的“電路設計——硬件搭試——調(diào)試焊接”模式變?yōu)椤肮δ茉O計——軟件模擬——編程下載”方式。利用EDA工具。電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)。大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成。可編程邏輯器件2.1可編程邏輯器件簡介在數(shù)字電子系統(tǒng)領域存在三種基本的器件類型：儲存器，微處理器和邏輯器件。而邏輯器件是實現(xiàn)電路功能的核心組成部分。邏輯電路分為兩大類型：固定邏輯器件和可編程邏輯器件。固定邏輯器件中的電路是在出廠前就設計好的，出廠后其功能是不可改變的。而可編程邏輯器件（PLD－－ProgrammableLogicDevice）的出現(xiàn)能夠為使用者提供多種自行設計功能，特性，速度和電壓特性的標準的器件。器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進行改變，即由編程的方法來確定器件的邏輯功能。2.2可編程邏輯器件PLD的基本結(jié)構(gòu)大多數(shù)典型的PLD器件是由二級組合網(wǎng)絡構(gòu)成的。通常第一級是“與”陣列；第二級是“或”陣列。輸入連接“與”陣列，在其中進行“與”邏輯組合，形成乘積項。然后乘積項轉(zhuǎn)入“或”陣列，在“或”陣列中由不同的乘積項構(gòu)成所要求的邏輯函數(shù)輸出。PLD基本結(jié)構(gòu)框圖如下：圖2PLD基本結(jié)構(gòu)框圖2.3可編程邏輯器件PLD的分類基于PLD與陣列和或陣列是否編程，可以分為三種基本類型：與陣列固定，或陣列可編程型。包括可編程只讀存儲器PROM和可擦除編程只讀存儲器EPROM；與陣列、或陣列均可編程。包括可編程邏輯陣列PLA；與陣列可編程，或陣列固定。包括可編程陣列邏輯PAL、通用列陣邏輯GAL和高密度可編程邏輯器件HDPLD。與陣列固定，或陣列可編程代表器件是可編程只讀存儲器PROM，其結(jié)構(gòu)為與陣列為全譯碼陣列，或陣列為可編程陣列。由于它以最小項為基礎，因此在設計中無須對函數(shù)簡化。能夠較方便地實現(xiàn)多輸入、多輸出的組合邏輯電路。器件的規(guī)模將隨著輸入信號數(shù)量n的增加成2n指數(shù)級增長。因此PROM一般只用于數(shù)據(jù)存儲器，不適于實現(xiàn)邏輯函數(shù)。4*2位PROM如圖所示：圖34*2位PROM與或陣列均可編程代表器件是可編程邏輯陣列PLA，由于它具有與陣列和或陣列均可編程的特點，在編程中，只要形成所需的乘積項，無關項不用構(gòu)建。這樣一來，大大減少了它的陣列規(guī)模。PLA與PROM相比，有效地提高了芯片利用率，縮小了體積。4*2PLA如圖所示：圖44*2位PLA與陣列可編程，或陣列固定代表器件是可編程陣列邏輯PAL和通用陣列邏輯GAL。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出。為了滿足不同用戶的要求，PAL有各種不同的輸出結(jié)構(gòu)：如固定或門輸出結(jié)構(gòu)、帶反饋的寄存器輸出結(jié)構(gòu)、異或型輸出結(jié)構(gòu)等。由于PAL工藝簡單、速度快、功能多變，獲得廣泛接受。GAL基本上沿襲了PAL的結(jié)構(gòu)。與PAL不同的是，GAL用可編程的輸出邏輯宏單元OLMC代替了固定輸出結(jié)構(gòu)。用戶可對OLMC自行組態(tài)，以構(gòu)成不同的輸出結(jié)構(gòu)，因而GAL使用起來比PAL更靈活。PAL與GAL分別如圖所示：圖5PAL與GAL圖6GAL16V8的結(jié)構(gòu)圖基于PLD集成度，可將PLD分為低密度PLD和高密度PLD。低密度PLD主要包括PROM、PLA、PAL和GAL，高密度PLD主要包括復雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA。具體結(jié)果如下圖：圖7PLD分類結(jié)構(gòu)圖復雜可編程邏輯器件CPLD與現(xiàn)場可編程門陣列FPGA都是一種用戶可編程邏輯器件。它們是在PAL、GAL等邏輯器件的基礎上發(fā)展起來的。同以往的PAL和GAL相比，F(xiàn)PGA/CPLD規(guī)模比較大，適合于時序、組合邏輯電路應用場合。編程方便、集成度高、開發(fā)周期短、速度快、價格合理等都是它的優(yōu)點。2.4可編程邏輯器件PLD的性能特點1.減小系統(tǒng)體積：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。2.增強邏輯設計的靈活性：使用PLD器件設計的系統(tǒng)，可以不受標準系列器件在邏輯功能上的限制。3.縮短設計周期：由于可編程特性，用PLD設計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短。4.提高系統(tǒng)處理速度：用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。5.提高系統(tǒng)處理速度：用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。6.提高系統(tǒng)的可靠性：用PLD器件設計的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少了相互間的連線，增加了平均壽命,提高了抗干擾能力，從而提高了系統(tǒng)的可靠性。7.某些PLD器件，如GAL器件或高密度可編程邏輯器件本身具有加密功能。設計者在設計時選中加密項，可編程邏輯器件就被加密，器件的邏輯功能無法被讀取出來，有效的防止邏輯系統(tǒng)被抄襲。2.5可編程邏輯器件PLD的設計過程低密度PLD的設計過程低密度PLD一般采用書面邏輯設計，將電路所需要實現(xiàn)的功能用狀態(tài)轉(zhuǎn)換圖，狀態(tài)轉(zhuǎn)換表，真值表或邏輯方程等方式進行表達，然后根據(jù)整個電路的輸入、輸出端數(shù)以及所需要的各類門和觸發(fā)器來選擇能夠滿足設計要求的器件系列和型號。器件的選擇上，除了對功能的的要求外，還應該考慮器件的引腳數(shù)，速度，功耗以及結(jié)構(gòu)等特點。高密度PLD的設計過程復雜的邏輯功能需要使用高密度PLD的編程來實現(xiàn)。由于功能的復雜，不能再使用傳統(tǒng)的書面邏輯設計思路，而是采用“自頂向下（TOP-DOWN）”的設計方法。這里的“頂”指系統(tǒng)的功能，“向下”指將系統(tǒng)由小到大、由粗到細、由復雜變簡單進行分解。自定向下的設計過程由四部分組成。如下圖所示：明確系統(tǒng)功能明確系統(tǒng)功能確定總體方案子系統(tǒng)具體實現(xiàn)系統(tǒng)仿真實現(xiàn)圖8Top－Down設計第一步為明確系統(tǒng)功能，即對設計的系統(tǒng)的任務、要求、原理以及使用環(huán)境進行考慮，從而明確設計目標、確定系統(tǒng)功能，是一件至關重要的事。因為只有把它做好了，后面的設計工作才有意義，才有效率。第二步為確定總體方案，在明確了設計目標、確定系統(tǒng)功能之后，接下來要做的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設計的總體方案。采用什么原理和方法來實現(xiàn)預定功能，是這一步中必須認真考慮的事。因為同一功能的系統(tǒng)有多種工作原理和實現(xiàn)方法可供選擇，方案的優(yōu)劣直接關系到所設計的整個數(shù)字系統(tǒng)的質(zhì)量，所以必須周密思考、反復比較和慎重選擇。總的原則是，所選擇的方案既要能滿足系統(tǒng)的要求，又要具有較高的性能價格比。第三步為系統(tǒng)具體實現(xiàn)，在系統(tǒng)方案確定以后．再從結(jié)構(gòu)上對系統(tǒng)進行邏輯劃分，導出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分。然后，再將各自劃分為多個子系統(tǒng)模塊，各模塊的輸入、輸出信號要明確。這些子系統(tǒng)就可以依據(jù)基礎的數(shù)字設計確定具體電路實現(xiàn)。系統(tǒng)如果有控制算法也包括選擇控制算法及實現(xiàn)。第四步為系統(tǒng)仿真實現(xiàn)，在系統(tǒng)設計完成之后，最好先采用EDA軟什對所設計的系統(tǒng)進行仿真后再用具體器件搭電路．以保證系統(tǒng)設計的正確性和可靠性。電路實現(xiàn)時，一般按自底向上的順序進行。這樣做不僅行利于單個電路的調(diào)試，而且也利于整個系統(tǒng)的聯(lián)調(diào)。因此，嚴格地講，數(shù)字系統(tǒng)的完整設計過程應該是“自頂向下設計。自底向上集成”。數(shù)字電路設計實例——數(shù)字鐘設計任務及要求 (1)設計一個數(shù)字鐘。 (2)用2個數(shù)碼管分時顯示小時、分鐘、秒，用個位數(shù)碼管上的OP發(fā)光點表示小時。 (3)數(shù)字鐘采用24進制計時。 (4)可分別進行小時、分、秒的手動校正。器件選擇 EPM7128S、共陰極七段數(shù)碼管、開關、電阻和電容。程序設計過程 數(shù)字鐘總體框圖如圖所示。圖9數(shù)字鐘設計框圖在程序設計中，本實例遵循了“從上向下”的設計思路，從整個系統(tǒng)的邏輯功能出發(fā)，進行上層的系統(tǒng)設計，及調(diào)用在下層設計的各種邏輯模塊，從整體上對各個邏輯模塊進行進行連接，從而達到整個系統(tǒng)邏輯功能的實現(xiàn)。電子鐘的下層是各個不同功能的邏輯模塊，包括分頻器模塊、控制信號產(chǎn)生模塊、控制模塊、譯碼顯示電路模塊、防抖動模塊。分頻器模塊即對GLK信號進行分頻，得到需要的頻率，做計數(shù)定時使用?？刂菩盘柈a(chǎn)生模塊產(chǎn)生對控制模塊的控制信號，在不同的條件下，產(chǎn)生不同的控制信號，使控制電路的狀態(tài)不同，包括對小時，分鐘，秒的顯示切換以及校正。譯碼顯示模塊即對輸入的信號進行譯碼，驅(qū)動數(shù)碼管顯示數(shù)字。防抖動模塊完成按鍵消抖的功能。上層通過對這幾類下層模塊的調(diào)用，建立起下層模塊的相互關聯(lián)，從而達到了電子時鐘所需要的各類功能。上層以及下層具體程序如下：VHDL程序設計（1）上層模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitywholeis port(seechange:instd_logic; --看表/校表切換控制信號。 hourmins:instd_logic; --時/分/秒切換控制信號。 increase:instd_logic; --手動校表時鐘信號。 clki:instd_logic; --時鐘信號，1MHz。 sel:outstd_logic_vector(2downto1); --數(shù)碼管片選信號。 seg:outstd_logic_vector(7downto0)); --數(shù)碼管的驅(qū)動信號。end;architecturebehaveofwholeis signalseechangeo :std_logic; signalhourminso :std_logic; signalincreaseo :std_logic; signalaclkf :std_logic; signalclk,clk_dis :std_logic; signallow,high :std_logic_vector(3downto0); signaln :std_logic; signalap :std_logic; componentkongjian_count --調(diào)用控制模塊。 port(clk:instd_logic; n:instd_logic; hourmins:instd_logic; increase:instd_logic; low:outstd_logic_vector(3downto0); high:outstd_logic_vector(3downto0); p:outstd_logic); endcomponent; componentdivid --調(diào)用分頻器模塊。 port(clki:instd_logic; clk_dis,clk,clkf:outstd_logic); endcomponent; componentcontrolis --調(diào)用控制信號產(chǎn)生模塊。 port(clk :instd_logic; seechange :instd_logic; n :outstd_logic); endcomponent; componentdisplay --調(diào)用譯碼顯示模塊。 port(clk_dis,p :instd_logic; low :instd_logic_vector(3downto0); high :instd_logic_vector(3downto0); sel :outstd_logic_vector(2downto1); seg :outstd_logic_vector(7downto0)); endcomponent; componentkeyin --調(diào)用防抖動模塊。 port(clk :instd_logic; keyin :instd_logic; keyout :outstd_logic); endcomponent;begin u1:componentkeyinportmap(aclkf,seechange,seechangeo); u2:componentkeyinportmap(aclkf,hourmins,hourminso); u3:componentkeyinportmap(aclkf,increase,increaseo); u4:componentdividportmap(clki,clk_dis,clk,aclkf); u5:componentcontrolportmap(clk,seechangeo,n); u6:componentkongjian_countportmap(clk,n,hourminso,increaseo,low,high,ap); u7:componentdisplayportmap(clk_dis,ap,low,high,sel,seg);endbehave;（2）下層模塊①分頻器模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydividis port(clki :instd_logic; --時鐘信號，1MHz。 clk_dis,clk,clkf :outstd_logic); --顯示、計時和防抖電路的輸入時鐘。end;architecturedofdividis signalclk1,clk2,clk3,clk4,clk5,clk6 :std_logic; signalcount1,count2,count3 :std_logic_vector(4downto1); signalcount4,count5,count6 :std_logic_vector(4downto1);begin process begin waituntilclki=′1′; ifcount1(4downto1)="0100"then count1<="0000"; clk1<=notclk1; else count1<=count1+1; endif; endprocess; process begin waituntilclk1=′1′; ifcount2(4downto1)="0100"then count2<="0000"; clk2<=notclk2; else count2<=count2+1; endif; endprocess; process begin waituntilclk2=′1′; ifcount3(4downto1)="0100"then count3<="0000";clk3<=notclk3; else count3<=count3+1; endif; endprocess; process begin waituntilclk3=′1′; ifcount4(4downto1)="0100"then count4<="0000";clk4<=notclk4; else count4<=count4+1; endif; endprocess; process begin waituntilclk4=′1′; ifcount5(4downto1)="0100"then count5<="0000"; clk5<=notclk5; else count5<=count5+1; endif; endprocess; process begin waituntilclk5=′1′; ifcount6(4downto1)="0100"then count6<="0000"; clk6<=notclk6; else count6<=count6+1; endif; endprocess; clk<=clk6; clk_dis<=clk4; clkf<=clk5;endd;②控制信號產(chǎn)生模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycontrolis port(clk :instd_logic; --計時時鐘，1Hz。 Seechange :instd_logic; --看表/校表切換控制信號。 n :outstd_logic); --n為看表/校表狀態(tài)標志，n=′0′為看表狀態(tài)；n=′1′為校表狀態(tài)。end;architecturecofcontrolis typestates1is(t0,t1); signalstate2 :states1; signalkz :std_logic; signalm :std_logic;begin process --本進程描述起始狀態(tài)標志的產(chǎn)生。 begin waituntilclk=′1′; kz<=′1′; endprocess; process(seechange) --本進程描述seechange按鍵的控制。 begin ifkz=′0′then state2<=t0; elsif(seechange′eventandseechange=′1′)then casestate2is whent0=>state2<=t1; whent1=>state2<=t0; endcase; endif; endprocess; process(state2)--本進程描述狀態(tài)標志信號的產(chǎn)生。 begin casestate2is whent0=>m<=′0′;--m=′0′為看表狀態(tài)。 whent1=>m<=′1′;--m=′1′為校表狀態(tài)。 endcase; endprocess; n<=m;endc;③控制模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitykongjian_countis port(clk :instd_logic; --計時時鐘信號，1Hz。 n :instd_logic; --看表/校表狀態(tài)標志。 hourmins:instd_logic; --時/分/秒切換控制信號。 increase :instd_logic; --手動校表時鐘信號。。 low :outstd_logic_vector(3downto0); --低位數(shù)碼管顯示信號。 high :outstd_logic_vector(3downto0); --高位數(shù)碼管顯示信號。 p :outstd_logic); --p是顯示小數(shù)點燈的控制標志。end;architecturecofkongjian_countis signalahour_h :std_logic_vector(3downto0); signalahour_l :std_logic_vector(3downto0); signalamin_h :std_logic_vector(3downto0); signalamin_l :std_logic_vector(3downto0); signalasec_h :std_logic_vector(3downto0); signalasec_l :std_logic_vector(3downto0); signalalow :std_logic_vector(3downto0); signalahigh :std_logic_vector(3downto0); typestatesis(s0,s1,s2); signalstate :states;begin process(clk) begin waituntilclk=′1′; ifn=′0′then--n=′0′為看表，將自動計時。 asec_l<=asec_l+1; ifasec_l="1001"then asec_l<="0000"; asec_h<=asec_h+1; ifasec_h="0101"then asec_h<="0000"; amin_l<=amin_l+1; ifamin_l="1001"then amin_l<="0000"; amin_h<=amin_h+1; ifamin_h="0101"then amin_h<="0000"; ahour_l<=ahour_l+1; ifahour_l="1001"then ahour_l<="0000"; ahour_h<=ahour_h+1; elsif(ahour_h="0010"andahour_l="0011") then ahour_h<="0000"; ahour_l<="0000"; endif; endif; endif; endif; endif; elsif(n=′1′andincrease=′1′)then casestateis whens0=> ahour_l<=ahour_l+1; ifahour_l="1001"then ahour_l<="0000"; ahour_h<=ahour_h+1; elsif(ahour_h="0010"andahour_l="0011")then ahour_h<="0000"; ahour_l<="0000"; endif; whens1=> amin_l<=amin_l+1; ifamin_l="1001"then amin_l<="0000"; amin_h<=amin_h+1; if(amin_h="0101"andamin_l="1001")then amin_h<="0000"; amin_l<="0000"; endif; endif; whens2=> asec_l<=asec_l+1; ifasec_l="1001"then asec_l<="0000"; asec_h<=asec_h+1; ifasec_h="0101"andasec_l<="1001"then asec_l<="0000"; asec_h<="0000"; endif; endif; endcase; endif; if(state=s0)then --觀看小時指示數(shù)。 alow<=ahour_l; ahigh<=ahour_h; p<=′1′; endif; if(state=s1)then --觀看分鐘指示數(shù)。 alow<=amin_l; ahigh<=amin_h; p<=′0′; endif; if(state=s2)then --觀看秒針指示數(shù)。 alow<=asec_l; ahigh<=asec_h; p<=′0′; endif; endprocess; process(hourmins)--本進程描述時、分、秒三個狀態(tài)轉(zhuǎn)換。begin if(hourmins′eventandhourmins=′1′)then casestateis whens0=>state<=s1; whens1=>state<=s2; whens2=>state<=s0; endcase; endif;endprocess;low<=alow;high<=ahigh;endc;④譯碼顯示電路模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydisplayisport(clk_dis:instd_logic; --時鐘信號，100Hz。p:instd_logic; --小數(shù)點燈的控制信號。Low:instd_logic_vector(3downto0); --低位數(shù)碼管的信號。high:instd_logic_vector(3downto0); --高位數(shù)碼管的信號。sel:outstd_logic_vector(2downto1); --數(shù)碼管片選信號。seg:outstd_logic_vector(7downto0)); --數(shù)碼管的驅(qū)動信號。end;architecturedofdisplayissignalnum:std_logic_vector(3downto0);signalnumlet:std_logic;signalsegsig:std_logic_vector(7downto0);signalselsig:std_logic_vector(2downto1);signalahigh:std_logic_vector(3downto0);signalalow:std_logic_vector(3downto0);signalseg1:std_logic_vector(7downto0);begin process(clk_dis) begin ahigh<=high; alow<=low; ifclk_dis′eventandclk_dis=′1′then numlet<=notnumlet; if(numlet=′1′)then num(3downto0)<=alow(3downto0); selsig<="01"; seg1(7downto0)<=segsig(7downto0); else num(3downto0)<=ahigh(3downto0); selsig<="10"; if(p=′1′)then seg1(7downto0)<=segsig(7downto0)+1; elsifp=′0′then seg1(7downto0)<=segsig(7downto0); endif; endif; endif;if(num(3downto0)="0000")then segsig(7downto0)<="01111110";endif; If(num(3downto0)="0001")then segsig(7downto0)<="00001100";endif;if(num(3downto0)="0010")then segsig(7downto0)<="10110110";endif;if(num(3downto0)="0011")then segsig(7downto0)<="10011110";endif;if(num(3downto0)="0100")then segsig(7downto0)<="11001100";endif;if(num(3downto0)="0101")then segsig(7downto0)<="11011010";endif;if(num(3downto0)="0110")then segsig(7downto0)<="11111010";endif;if(num(3downto0)="0111")then segsig(7downto0)<="00001110";endif;if(num(3downto0)="1000")then segsig(7downto0)<="11111110";endif;if(num(3downto0)="1001")then segsig(7downto0)<="11011110";endif;endprocess;sel<=selsig;seg(7downto0)<=seg1(7downto0);endd;⑤防抖動模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykeyinis port(clk:instd_logic; --時鐘信號，10Hz。 keyin:instd_logic; --有抖動的輸入信號。 keyout:outstd_logic); --防抖動電路的輸出信號。end;architectureaofkeyinisbegin process(clk) variablet:integerrange0to1;begin if(clk′eventandclk=′0′)then if(keyin=′1′)then ift=1then keyout<=′1′; else t:=t+1; endif; else keyout<=′0′; endif; endif;endprocess;end;程序說明(1)數(shù)字鐘用兩個數(shù)碼管分別顯示小時、分、秒，開機顯示小時，并以小數(shù)點亮為標志。按hourmins鍵（外設開關）可以以時、分、秒的順序交替顯示時間；按seechange鍵（外設開關）進入校表狀態(tài)，此時按hourmins鍵可以分別選擇小時、分、秒，按increase鍵（外設開關）使要校的時間個位增1，逢10向十位進一，最大顯示時間為23時59分59秒，此后經(jīng)1秒歸為零時零分零秒，重新計時。(2)程序中可用開關產(chǎn)生的邊沿作為狀態(tài)的轉(zhuǎn)換控制信號，seechange是“看表/校表”轉(zhuǎn)換鍵，hourmins是“時/分/秒”轉(zhuǎn)換鍵。以seechange的上升沿觸發(fā)產(chǎn)生兩個狀態(tài)，以hourmins的上升沿觸發(fā)產(chǎn)生三個狀態(tài)來控制電路。具體實現(xiàn)時，seechange的兩個狀態(tài)轉(zhuǎn)化成計時控制信號n，n=’0’為看表,n=’1’為校表；hourmins的三個狀態(tài)s0代表小時，s1代表分，s2代表秒，并在s0、s1、s2狀態(tài)下分別控制顯示時間和校表時間狀態(tài)的分時出現(xiàn)。increase鍵只利用它作為校時的計數(shù)時鐘。當代集成電路設計公司國內(nèi)集成電路設計公司簡介中國華大集成電路設計集團有限公司（簡稱“華大集團”）是一家國有大型集成電路設計企業(yè)，由中國電子信息產(chǎn)業(yè)集團有限公司（CEC）和國家開發(fā)投資公司（SDIC）于2003年9月共同出資成立。注冊資本金3.67億元，截至2011年12月31日，凈資產(chǎn)達到35億元。集團現(xiàn)有控股企業(yè)6家，員工一千五百余人。

華大集團業(yè)務涵蓋信息安全、智能卡、通訊、消費類電子和高新電子的集成電路芯片設計、模塊和系統(tǒng)集成、測試以及設計工具軟件開發(fā)與服務，形成了從設計工具開發(fā)、集成電路芯片設計、產(chǎn)品測試、系統(tǒng)集成、技術支持到產(chǎn)業(yè)化應用和產(chǎn)業(yè)項目融資的發(fā)展格局。大唐微電子技術有限公司（簡稱“大唐微電子”）是大唐電信科技股份有限公司（簡稱“大唐電信”）的控股子公司，前身為原郵電部電信科學技術研究院集成電路設計中心。作為目前國內(nèi)規(guī)模最大的集成電路設計企業(yè)之一，大唐微電子積累了豐富的集成電路設計經(jīng)驗。多年來，公司在移動通信智能卡領域中，憑借獨具特色的產(chǎn)品與服務，引領了中國國內(nèi)移動通信智能卡市場穩(wěn)健、快速的發(fā)展。北京北大眾志微系統(tǒng)科技有限責任公司成立于2002年11月，位于北京市海淀區(qū)中關村，是中華人民共和國信息產(chǎn)業(yè)部認定的“集成電路設計企業(yè)”，是國內(nèi)領先的專業(yè)從事自主CPU及系統(tǒng)設計的高新技術企業(yè)。北大眾志始終堅持自行設計、自主開發(fā)，擁有自主知識產(chǎn)權(quán)的發(fā)展思路，經(jīng)過十多年努力，完成了從自主CPU指令系統(tǒng)標準到系統(tǒng)芯片，從計算機主板到整機系統(tǒng)，從BIOS、優(yōu)化編譯、操作系統(tǒng)到應用解決方案的研發(fā)和產(chǎn)品化工作。國外集成電路設計公司簡介Altera公司(NASDAQ:ALTR)是可編程邏輯解決方案的倡導者，幫助系統(tǒng)和半導體公司快速高效地實現(xiàn)創(chuàng)新，突出產(chǎn)品優(yōu)勢，贏得市場競爭。Altera的FPGA、SoCFPGA、CPLD和HardCopy?ASIC結(jié)合軟件工具、知識產(chǎn)權(quán)、嵌入式處理器和客戶支持，為全世界13,000多名客戶提供非常有價值的可編程解決方案。Altera的主流FPGA分為兩大類，一種側(cè)重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Cyclone，CycloneII；還有一種側(cè)重于高性能應用，容量大，性能能滿足各類高端應用，如Startix，StratixII等，用戶可以根據(jù)自己實際應用要求進行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。Xilinx是全球領先的AllProgrammableFPGA、SoC和3DIC提供商。這些行業(yè)領先的器件與新一代設計環(huán)境以及IP完美地整合在一起，可滿足客戶對可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求。憑借3,500項專利和60項行業(yè)第一，Xilinx取得了一系列歷史性成就，包括推出業(yè)界首款FPGA器件和開啟無工廠代工模式（Fabless）等。Xilinx最近的創(chuàng)新，讓其從傳統(tǒng)的可編程邏輯公司轉(zhuǎn)型為“AllProgrammable”的公司，把各種形式的硬件、軟件、數(shù)字和模擬可編程技術創(chuàng)建并整合到其AllProgrammableFPGA、SoC和3DIC中。這些器件集可編程系統(tǒng)的高集成度、嵌入式智能和靈活性價值為一身，支持高度可編程智能系統(tǒng)的快速開發(fā)?？删幊踢壿嬈骷浖O計平臺可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設計輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。比較知名的可編程邏輯器件軟件設計平臺有Altera公司的QuartusII、MaxplusII，Xilinx公司的ISE軟件平臺、WebFITTER，以及Lattice公司的ispDesignEXPERT、ispLEVERStarter。下面簡單介紹一下Altera公司的Max+plusⅡ軟件設計平臺。Max+plusⅡ軟件設計平臺簡介Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最